JP3131988B2 - 集積回路 - Google Patents
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- G—PHYSICS
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は定電圧回路を含み、時計用集積回路（Integr
ated Circuit:以下ICという）など低消費電力が要求さ
れるICに関するものである。
ated Circuit:以下ICという）など低消費電力が要求さ
れるICに関するものである。
［従来の技術］ 第６図は従来のICの定電圧回路の一例を示す回路図で
ある。図示のように従来の定電圧回路は基準電圧発生回
路（24）、差動増幅回路（26）、モノチャネル出力ドラ
イバ（28）及び負帰還増幅部（30）から構成されてい
る。基準電圧発生回路（24）はデプレッション型PMOSト
ランジスタ（50）、エンハンスメント型PMOSトランジス
タ（52）及びエンハンスメント型NMOSトランジスタ（5
4），（56）から構成されている。また、差動増幅回路
（26）は、エンハンスメント型PMOSトランジスタ（5
8），（60），（62）及びエンハンスメント型NMOSトラ
ンジスタ（64），（66）から構成されている。
ある。図示のように従来の定電圧回路は基準電圧発生回
路（24）、差動増幅回路（26）、モノチャネル出力ドラ
イバ（28）及び負帰還増幅部（30）から構成されてい
る。基準電圧発生回路（24）はデプレッション型PMOSト
ランジスタ（50）、エンハンスメント型PMOSトランジス
タ（52）及びエンハンスメント型NMOSトランジスタ（5
4），（56）から構成されている。また、差動増幅回路
（26）は、エンハンスメント型PMOSトランジスタ（5
8），（60），（62）及びエンハンスメント型NMOSトラ
ンジスタ（64），（66）から構成されている。
モノチャネル出力ドライバ（28）はエンハンスメント
型NMOSトランジスタ（68）から構成されている。負帰還
増幅部（30）は回路負荷（32）に並列接続された抵抗
（70），（72）から構成されており、抵抗（70）と（7
2）との接続点はPMOSトランジスタ（62）のゲートに接
続されている。
型NMOSトランジスタ（68）から構成されている。負帰還
増幅部（30）は回路負荷（32）に並列接続された抵抗
（70），（72）から構成されており、抵抗（70）と（7
2）との接続点はPMOSトランジスタ（62）のゲートに接
続されている。
基準電圧発生回路（24）において、デプレッション型
PMOSトランジスタ（50）とエンハンスメント型PMOSトラ
ンジスタ（52）とのトランジスタサイズが等しく、かつ
エンハンスメント型NMOSトランジスタ（54）と（56）と
のトランジスタサイズが等しい場合には、PMOSトランジ
スタ（52）とPMOSトランジスタ（50）とのスレッショル
ド電圧の差電圧がＶDDを基準とした一定電圧からなる基
準電圧（25）として出力される。この基準電圧（25）は
差動増幅回路（26）の非反転入力であるPMOSトランジス
タ（60）のゲートに入力される。そして、モノチャネル
出力ドライバ（28）のドレイン（29）からの出力が分割
抵抗（70），（72）を介して差動増幅回路（26）の反転
入力であるPMOSトランジスタ（62）のゲートに負帰還入
力されることにより、モノチャネル出力ドライバ（28）
のドレインから定電圧が出力され、回路負荷（32）に供
給されている。
PMOSトランジスタ（50）とエンハンスメント型PMOSトラ
ンジスタ（52）とのトランジスタサイズが等しく、かつ
エンハンスメント型NMOSトランジスタ（54）と（56）と
のトランジスタサイズが等しい場合には、PMOSトランジ
スタ（52）とPMOSトランジスタ（50）とのスレッショル
ド電圧の差電圧がＶDDを基準とした一定電圧からなる基
準電圧（25）として出力される。この基準電圧（25）は
差動増幅回路（26）の非反転入力であるPMOSトランジス
タ（60）のゲートに入力される。そして、モノチャネル
出力ドライバ（28）のドレイン（29）からの出力が分割
抵抗（70），（72）を介して差動増幅回路（26）の反転
入力であるPMOSトランジスタ（62）のゲートに負帰還入
力されることにより、モノチャネル出力ドライバ（28）
のドレインから定電圧が出力され、回路負荷（32）に供
給されている。
ところで、出力ドライバをモノチャネルで構成する理
由は、Ｐチャネル側の出力ドライバを省くことにより出
力ドライバ部の消費電流を減少させることにある。
由は、Ｐチャネル側の出力ドライバを省くことにより出
力ドライバ部の消費電流を減少させることにある。
［発明が解決しようとする課題］ しかし、上述のような従来の定電圧回路ではＰチャネ
ル側の出力ドライバがないため、電源電圧が変動した場
合には定電圧出力が安定せずICの誤動作の原因となった
り、特性の劣化を招いたりした。例えば、時計用ICなど
のように電池を使用しブザー出力機能を有するICの場合
には、ブザー鳴鐘時にはICに供給される電源電圧が小さ
くなってしまう。これは、電池の電流負荷が大きくなり
電池の内部インピーダンスによる電圧降下が大きくなる
ことに起因している。
ル側の出力ドライバがないため、電源電圧が変動した場
合には定電圧出力が安定せずICの誤動作の原因となった
り、特性の劣化を招いたりした。例えば、時計用ICなど
のように電池を使用しブザー出力機能を有するICの場合
には、ブザー鳴鐘時にはICに供給される電源電圧が小さ
くなってしまう。これは、電池の電流負荷が大きくなり
電池の内部インピーダンスによる電圧降下が大きくなる
ことに起因している。
第７図はこのようにICに供給される電源電圧が周期的
に降下したときの動作を示すタイミングチャートであ
る。電源電圧ＶDD−Vssが降下すると、差動増幅回路（2
6）の出力Va（27）は変動する。この出力Va（27）は図
示のように回路自体の容量（68）や回路負荷（32）の容
量成分の影響により遅延する。このためＮチャネル出力
ドライバ（28）のゲート−ソース電圧ＶGSは一定にはな
らない。そして、ゲート−ソース電圧ＶGSの電圧は電源
電圧ＶDD−Vssが元の大きさに戻る瞬間に大きくなる。
ゲート−ソース電圧ＶGSの電圧が大きくなると、Ｎチャ
ネル出力ドライバ（28）の駆動能力は大となり、その出
力はVss側に引っ張られてしまう。電源電圧の変動の周
波数が低い場合にはVss側に引っ張られた定電圧出力も
やがて一定電圧に収束する。しかし、電源電圧の変動の
周波数が高い場合には一定電圧に収束する前に、再びＶ
SS側に引っ張られてしまう。
に降下したときの動作を示すタイミングチャートであ
る。電源電圧ＶDD−Vssが降下すると、差動増幅回路（2
6）の出力Va（27）は変動する。この出力Va（27）は図
示のように回路自体の容量（68）や回路負荷（32）の容
量成分の影響により遅延する。このためＮチャネル出力
ドライバ（28）のゲート−ソース電圧ＶGSは一定にはな
らない。そして、ゲート−ソース電圧ＶGSの電圧は電源
電圧ＶDD−Vssが元の大きさに戻る瞬間に大きくなる。
ゲート−ソース電圧ＶGSの電圧が大きくなると、Ｎチャ
ネル出力ドライバ（28）の駆動能力は大となり、その出
力はVss側に引っ張られてしまう。電源電圧の変動の周
波数が低い場合にはVss側に引っ張られた定電圧出力も
やがて一定電圧に収束する。しかし、電源電圧の変動の
周波数が高い場合には一定電圧に収束する前に、再びＶ
SS側に引っ張られてしまう。
第８図及び第９図は電源電圧の変動の周波数が高い場
合の定電圧出力を示すタイミングチャートであり、定電
圧出力が時間の経過と共にＶSS側に引っ張られてしま
い、ある状態で飽和してそれ以上ＶSS側に引っ張られ
ず、単に脈動する。
合の定電圧出力を示すタイミングチャートであり、定電
圧出力が時間の経過と共にＶSS側に引っ張られてしま
い、ある状態で飽和してそれ以上ＶSS側に引っ張られ
ず、単に脈動する。
従って、このような場合には平均的な定電圧出力が通
常時に比べて大きくなってしまう。定電圧出力を液晶表
示に用いる場合にはブザー鳴鐘時には、表示コントラス
トが強くなりすぎることによる表示の劣化を招くなど、
従来の定電圧回路では、重負荷時に出力電圧が安定しな
いという問題点があった。
常時に比べて大きくなってしまう。定電圧出力を液晶表
示に用いる場合にはブザー鳴鐘時には、表示コントラス
トが強くなりすぎることによる表示の劣化を招くなど、
従来の定電圧回路では、重負荷時に出力電圧が安定しな
いという問題点があった。
本発明は、このよう問題点を解決するためになされた
ものであり、重負荷駆動時にも出力電圧が安定するよう
にした定電圧回路を有するICを提供することを目的とす
る。
ものであり、重負荷駆動時にも出力電圧が安定するよう
にした定電圧回路を有するICを提供することを目的とす
る。
［課題を解決するための手段］ 本発明に係る集積回路は、基準電圧発生回路の出力信
号を基準信号として入力し、帰還増幅回路の出力を負帰
還信号として入力する差動増幅回路及び差動増幅回路の
出力により駆動されるモノチャネル出力ドライバを有す
る定電圧回路と、このモノチャネル出力ドライバに直列
に接続され、定電圧が印加される回路負荷と、この回路
負荷に並列接続され、重負荷が所定の周波数で駆動され
るときに駆動されるMOSトランジスタとを有する。そし
て、MOSトランジスタを駆動制御する手段として、重負
荷が所定の周波数で駆動されるときにCPUから制御信号
がセットされるラッチ回路を有する。
号を基準信号として入力し、帰還増幅回路の出力を負帰
還信号として入力する差動増幅回路及び差動増幅回路の
出力により駆動されるモノチャネル出力ドライバを有す
る定電圧回路と、このモノチャネル出力ドライバに直列
に接続され、定電圧が印加される回路負荷と、この回路
負荷に並列接続され、重負荷が所定の周波数で駆動され
るときに駆動されるMOSトランジスタとを有する。そし
て、MOSトランジスタを駆動制御する手段として、重負
荷が所定の周波数で駆動されるときにCPUから制御信号
がセットされるラッチ回路を有する。
また、定電圧回路は次のａ）〜ｆ）の各MOSトランジ
スタを有する。
スタを有する。
ａ）ソースが第１の電源に接続され、ゲートには第１の
電源を基準とした一定電圧が供給される第１の第１導電
型MOSトランジスタ。
電源を基準とした一定電圧が供給される第１の第１導電
型MOSトランジスタ。
ｂ）ソースが前記第１の第１導電型MOSトランジスタの
ドレインに接続され、ゲートには第１の電源を基準とし
た一定電圧が基準電圧として供給される第２の第１導電
型MOSトランジスタ。
ドレインに接続され、ゲートには第１の電源を基準とし
た一定電圧が基準電圧として供給される第２の第１導電
型MOSトランジスタ。
ｃ）ソースが前記第１の第１導電型MOSトランジスタの
ドレインに接続される第３の第１導電型MOSトランジス
タ。
ドレインに接続される第３の第１導電型MOSトランジス
タ。
ｄ）ソースが第２の電源に接続され、ドレインが前記第
２の第１導電型MOSトランジスタに接続され、ゲートに
は前記第３の第１導電型MOSトランジスタのドレインと
同電位の電圧が供給される第１の第２導電型MOSトラン
ジスタ。
２の第１導電型MOSトランジスタに接続され、ゲートに
は前記第３の第１導電型MOSトランジスタのドレインと
同電位の電圧が供給される第１の第２導電型MOSトラン
ジスタ。
ｅ）ソースが第２の電源に接続され、ドレインが前記第
３の第１導電型MOSトランジスタのドレインに接続さ
れ、ゲートには前記第３の第１導電型MOSトランジスタ
のドレインと同電位の電圧が供給される第２の第２導電
型MOSトランジスタ。
３の第１導電型MOSトランジスタのドレインに接続さ
れ、ゲートには前記第３の第１導電型MOSトランジスタ
のドレインと同電位の電圧が供給される第２の第２導電
型MOSトランジスタ。
ｆ）ソースが第２の電源に接続され、ゲートには前記第
２の第１導電型MOSトランジスタのドレインと同電位の
電圧が供給され、ドレインには、前記第３の第１導電型
MOSトランジスタのゲートと、回路負荷が接続されてい
る第３の第２導電型MOSトランジスタ。
２の第１導電型MOSトランジスタのドレインと同電位の
電圧が供給され、ドレインには、前記第３の第１導電型
MOSトランジスタのゲートと、回路負荷が接続されてい
る第３の第２導電型MOSトランジスタ。
また、本発明に係る集積回路は、回路負荷に並列接続
された前記MOSトランジスタは、ソースが第１の電源に
接続され、ドレインが前記第３の第２導電型MOSトラン
ジスタのドレインと電気的に接続されている第４の第１
導電型MOSトランジスタから構成されている。また、第
１の電源及び第２の電源のうち少なくとも一方をON/OFF
するスイッチ手段を有する。
された前記MOSトランジスタは、ソースが第１の電源に
接続され、ドレインが前記第３の第２導電型MOSトラン
ジスタのドレインと電気的に接続されている第４の第１
導電型MOSトランジスタから構成されている。また、第
１の電源及び第２の電源のうち少なくとも一方をON/OFF
するスイッチ手段を有する。
［作 用］ 本発明においては、回路負荷に並列接続されたMOSト
ランジスタが重負荷駆動時にオンするので、定電圧回路
の容量及び回路負荷内の容量の電荷が急速に放電されて
（定電圧回路の容量の電荷はMOSトランジスタ及びモノ
チャネル出力ドライバを介して放電され、回路負荷内の
容量の電荷はMOSトランジスタを介して放電され）、帰
還増幅器の出力が電圧変動に対応したものとなり、出力
段のモノチャネル出力ドライバは適切に制御され、電源
変動があってもその出力変動が少なくなる。
ランジスタが重負荷駆動時にオンするので、定電圧回路
の容量及び回路負荷内の容量の電荷が急速に放電されて
（定電圧回路の容量の電荷はMOSトランジスタ及びモノ
チャネル出力ドライバを介して放電され、回路負荷内の
容量の電荷はMOSトランジスタを介して放電され）、帰
還増幅器の出力が電圧変動に対応したものとなり、出力
段のモノチャネル出力ドライバは適切に制御され、電源
変動があってもその出力変動が少なくなる。
［実施例］ 第１図は本発明の一実施例に係るICの回路図である。
CPU（10）の重負荷を所定の周波数で駆動するときに、
データバス（12）を介してブザーレジスタ（14）及び重
負荷制御レジスタ（16）にそれぞれ制御信号をセットす
る。ブザーレジスタ（14）はアンドゲート（18）に対し
てゲート信号を送る。アンドゲート（18）がゲート信号
により開になると、ブザークロック信号（17）がブザー
ドライバ（20）に送り出され、そこで増幅される。ブザ
ードライバ（20）の出力はブザー出力端子（36）を介し
てトランジスタ（40）を駆動する。圧電ブザー（42）及
び昇圧コイル（44）からなるブザー回路（46）はトラン
ジスタ（40）の駆動に伴って鳴鐘する。
CPU（10）の重負荷を所定の周波数で駆動するときに、
データバス（12）を介してブザーレジスタ（14）及び重
負荷制御レジスタ（16）にそれぞれ制御信号をセットす
る。ブザーレジスタ（14）はアンドゲート（18）に対し
てゲート信号を送る。アンドゲート（18）がゲート信号
により開になると、ブザークロック信号（17）がブザー
ドライバ（20）に送り出され、そこで増幅される。ブザ
ードライバ（20）の出力はブザー出力端子（36）を介し
てトランジスタ（40）を駆動する。圧電ブザー（42）及
び昇圧コイル（44）からなるブザー回路（46）はトラン
ジスタ（40）の駆動に伴って鳴鐘する。
定電圧回路（22）は、基準電圧発生回路（24）、差動
増幅回路（26）、モノチャネル出力ドライバ（28）及び
負帰還増幅部（30）から構成されている。ＶDD端子と定
電圧回路（22）の出力（29）との間に回路負荷（32）及
びPMOS出力ドライバ（34）が接続されている。定電圧回
路（22）の出力（29）は定電圧出力端子（38）に接続さ
れている。この定電圧出力端子（38）には例えば液晶表
示回路（図示せず）等が接続される。
増幅回路（26）、モノチャネル出力ドライバ（28）及び
負帰還増幅部（30）から構成されている。ＶDD端子と定
電圧回路（22）の出力（29）との間に回路負荷（32）及
びPMOS出力ドライバ（34）が接続されている。定電圧回
路（22）の出力（29）は定電圧出力端子（38）に接続さ
れている。この定電圧出力端子（38）には例えば液晶表
示回路（図示せず）等が接続される。
第２図は定電圧回路（22）の詳細を示した回路図であ
り、この回路自体は従来の第６図に示したものと同一で
ある。この実施例においては回路負荷（32）に並列にPM
OS出力ドライバ（34）が接続されており、このPMOS出力
ドライバ（34）は重負荷制御レジスタ（16）の信号に基
づいて駆動される。つまり、ICがブザー（46）のように
重負荷を駆動するときにはCPU（10）が重負荷制御レジ
スタ（16）に“1"をセットし、それをPMOS出力ドライバ
（34）のゲートに印加することによりオン駆動させる。
り、この回路自体は従来の第６図に示したものと同一で
ある。この実施例においては回路負荷（32）に並列にPM
OS出力ドライバ（34）が接続されており、このPMOS出力
ドライバ（34）は重負荷制御レジスタ（16）の信号に基
づいて駆動される。つまり、ICがブザー（46）のように
重負荷を駆動するときにはCPU（10）が重負荷制御レジ
スタ（16）に“1"をセットし、それをPMOS出力ドライバ
（34）のゲートに印加することによりオン駆動させる。
従って、第７図に示した場合と同様に、電源電圧ＶDD
−ＶSSが降下した状態から元の値に戻ったときには、モ
ノチャネル出力ドライバ（28）のゲート電圧が大となり
その駆動能力が大きくなって出力電圧がＶSS側に引っ張
られる。しかし、PMOS出力ドライバ（34）がオンしてい
るので、定電圧回路の容量（68）の電荷や回路負荷（3
2）の容量成分の電荷の放電回路が生成されて急速に放
電されるため、モノチャネル出力ドライバ（28）のゲー
ト電圧がその出力電圧に対応した値に戻る。従って、電
源電圧が周期的に変動しても、一旦は出力電圧がＶSS側
に引っ張られるが、上述のようにPMOS出力ドライバ（3
4）がオンしているのでＶDD側に引き戻され、定格出力
を基準値として単に脈動するだけで、定電圧出力の絶対
値が累積的に大きくなるということはなく、安定した出
力が得られる。
−ＶSSが降下した状態から元の値に戻ったときには、モ
ノチャネル出力ドライバ（28）のゲート電圧が大となり
その駆動能力が大きくなって出力電圧がＶSS側に引っ張
られる。しかし、PMOS出力ドライバ（34）がオンしてい
るので、定電圧回路の容量（68）の電荷や回路負荷（3
2）の容量成分の電荷の放電回路が生成されて急速に放
電されるため、モノチャネル出力ドライバ（28）のゲー
ト電圧がその出力電圧に対応した値に戻る。従って、電
源電圧が周期的に変動しても、一旦は出力電圧がＶSS側
に引っ張られるが、上述のようにPMOS出力ドライバ（3
4）がオンしているのでＶDD側に引き戻され、定格出力
を基準値として単に脈動するだけで、定電圧出力の絶対
値が累積的に大きくなるということはなく、安定した出
力が得られる。
第３図及び第４図は重負荷時の動作を示すタイミング
チャートであり、上述のように、定電圧出力の絶対値が
累積的に大きくなっていないことが分かる。
チャートであり、上述のように、定電圧出力の絶対値が
累積的に大きくなっていないことが分かる。
第５図は本発明の他の実施例に係るICの回路図であ
る。この実施例においては、ICの試験或いはより低消費
電力化を実現するために、第２図の実施例に対して電源
スイッチ（80），（82）を追加している。
る。この実施例においては、ICの試験或いはより低消費
電力化を実現するために、第２図の実施例に対して電源
スイッチ（80），（82）を追加している。
なお、PMOS出力ドライバ（34）は重負荷が駆動されて
いる間ONしているので、ICの消費電流は増大することに
なるが、電源電圧が変動するような重負荷の駆動は、ブ
ザーを鳴鐘したりランプやLEDを点灯したりする場合だ
けであり、PMOS出力ドライバ（34）をONすることによっ
て増大する消費電流は、システム全体の消費電流を考慮
するとほとんど無視し得る程度のものである。
いる間ONしているので、ICの消費電流は増大することに
なるが、電源電圧が変動するような重負荷の駆動は、ブ
ザーを鳴鐘したりランプやLEDを点灯したりする場合だ
けであり、PMOS出力ドライバ（34）をONすることによっ
て増大する消費電流は、システム全体の消費電流を考慮
するとほとんど無視し得る程度のものである。
また、PMOS出力ドライバ（34）を制御するための回路
は上述の重負荷制御レジスタ（16）だけでなく、制御信
号をラッチできるものであれば他の回路例えばフリップ
フロップ回路でもよい。
は上述の重負荷制御レジスタ（16）だけでなく、制御信
号をラッチできるものであれば他の回路例えばフリップ
フロップ回路でもよい。
また、上記の実施例ではＶDDを基準として定電圧を出
力する定電圧回路の例を説明したが、ＶSSを基準とした
定電圧回路にも同様に本発明は適用できることはいうま
でもない。
力する定電圧回路の例を説明したが、ＶSSを基準とした
定電圧回路にも同様に本発明は適用できることはいうま
でもない。
この発明のICは時計用マイクロコンピュータに特に有
効である。
効である。
［発明の効果］ 以上のように本発明によれば、定電圧回路の出力に接
続された回路負荷に並列にMOSトランジスタを接続して
重負荷駆動時に駆動するようにしたので、定電圧回路の
容量及び回路負荷内の容量の電荷を急速に放電させるこ
とができ（定電圧回路の容量の電荷はMOSトランジスタ
及びモノチャネル出力ドライバを介して放電され、回路
負荷内の容量の電荷はMOSトランジスタを介して放電さ
れる。）、これにより電源変動に対する帰還制御が適切
になされるので、電源電圧が不安定な状態であっても、
安価で低消費電力でかつ安定した電圧レベルを出力でき
る。
続された回路負荷に並列にMOSトランジスタを接続して
重負荷駆動時に駆動するようにしたので、定電圧回路の
容量及び回路負荷内の容量の電荷を急速に放電させるこ
とができ（定電圧回路の容量の電荷はMOSトランジスタ
及びモノチャネル出力ドライバを介して放電され、回路
負荷内の容量の電荷はMOSトランジスタを介して放電さ
れる。）、これにより電源変動に対する帰還制御が適切
になされるので、電源電圧が不安定な状態であっても、
安価で低消費電力でかつ安定した電圧レベルを出力でき
る。
第１図は本発明の一実施例に係るICの回路図、第２図は
第１図の定電圧回路の回路図、第３図及び第４図は第２
図の回路の動作を示すタイミングチャート、第５図はこ
の発明の他の実施例に係る定電圧回路の回路図である。 第６図は従来の定電圧回路の回路図、第７図、第８図及
び第９図は第６図の回路の動作を示すタイミングチャー
トである。 図において、（16）は重負荷制御レジスタ、（22）は定
電圧回路、（28）はモノチャネル出力ドライバ、（32）
は回路負荷、（34）はPMOS出力ドライバである。
第１図の定電圧回路の回路図、第３図及び第４図は第２
図の回路の動作を示すタイミングチャート、第５図はこ
の発明の他の実施例に係る定電圧回路の回路図である。 第６図は従来の定電圧回路の回路図、第７図、第８図及
び第９図は第６図の回路の動作を示すタイミングチャー
トである。 図において、（16）は重負荷制御レジスタ、（22）は定
電圧回路、（28）はモノチャネル出力ドライバ、（32）
は回路負荷、（34）はPMOS出力ドライバである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−196829（ＪＰ，Ａ) 特開 昭57−94818（ＪＰ，Ａ) 特開 昭56−163473（ＪＰ，Ａ) 特開 昭58−15327（ＪＰ，Ａ) 特開 昭56−168185（ＪＰ，Ａ) 特開 昭59−105116（ＪＰ，Ａ) 特開 昭57−31333（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/56
Claims (5)
- 【請求項１】基準電圧発生回路の出力信号を基準信号と
して入力し、帰還増幅回路の出力を負帰還信号として入
力する差動増幅回路及び差動増幅回路の出力により駆動
されるモノチャネル出力ドライバを有する定電圧回路
と、 前記モノチャネル出力ドライバに直列に接続され、定電
圧が印加される回路負荷と、 この回路負荷に並列接続され、前記重負荷が所定の周波
数で駆動されるときに駆動されるMOSトランジスタと を有することを特徴とする集積回路。 - 【請求項２】重負荷が所定の周波数で駆動されるときに
CPUから制御信号がセットされ、前記MOSトランジスタを
駆動するラッチ回路を有する請求項１記載の集積回路。 - 【請求項３】前記定電圧回路は、 ａ）ソースが第１の電源に接続され、ゲートには第１の
電源を基準とした一定電圧が供給される第１の第１導電
型MOSトランジスタと、 ｂ）ソースが前記第１の第１導電型MOSトランジスタの
ドレインに接続され、ゲートには第１の電源を基準とし
た一定電圧が基準電圧として供給される第２の第１導電
型MOSトランジスタと、 ｃ）ソースが前記第１の第１導電型MOSトランジスタの
ドレインに接続される第３の第１導電型MOSトランジス
タと、 ｄ）ソースが第２の電源に接続され、ドレインが前記第
２の第１導電型MOSトランジスタに接続され、ゲートに
は前記第３の第１導電型MOSトランジスタのドレインと
同電位の電圧が供給される第１の第２導電型MOSトラン
ジスタと、 ｅ）ソースが第２の電源に接続され、ドレインが前記第
３の第１導電型MOSトランジスタのドレインに接続さ
れ、ゲートには前記第３の第１導電型MOSトランジスタ
のドレインと同電位の電圧が供給される第２の第２導電
型MOSトランジスタと、 ｆ）ソースが第２の電源に接続され、ゲートには前記第
２の第１導電型MOSトランジスタのドレインと同電位の
電圧が供給され、ドレインには、前記第３の第１導電型
MOSトランジスタのゲートと、前記回路負荷が接続され
ている第３の第２導電型MOSトランジスタと を含む請求項１記載の集積回路。 - 【請求項４】回路負荷に並列接続された前記MOSトラン
ジスタは、ソースが第１の電源に接続され、ドレインが
前記第３の第２導電型MOSトランジスタのドレインと電
気的に接続されている第４の第１導電型MOSトランジス
タから構成されている請求項３記載の集積回路。 - 【請求項５】第１の電源及び第２の電源のうち少なくと
も一方をON/OFFするスイッチ手段を有する請求項４記載
の集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/595,967 US5235520A (en) | 1989-10-20 | 1990-10-11 | Integrated circuit having a function for generating a constant voltage |
| KR1019900016092A KR0135967B1 (ko) | 1989-10-20 | 1990-10-11 | 집적회로 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27306889 | 1989-10-20 | ||
| JP1-273068 | 1989-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218506A JPH03218506A (ja) | 1991-09-26 |
| JP3131988B2 true JP3131988B2 (ja) | 2001-02-05 |
Family
ID=17522699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02237045A Expired - Lifetime JP3131988B2 (ja) | 1989-10-20 | 1990-09-10 | 集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3131988B2 (ja) |
| KR (1) | KR0135967B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3833189B2 (ja) * | 2003-05-27 | 2006-10-11 | 株式会社リコー | 半導体装置及びその製造方法 |
-
1990
- 1990-09-10 JP JP02237045A patent/JP3131988B2/ja not_active Expired - Lifetime
- 1990-10-11 KR KR1019900016092A patent/KR0135967B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910008531A (ko) | 1991-05-31 |
| KR0135967B1 (ko) | 1998-05-15 |
| JPH03218506A (ja) | 1991-09-26 |
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