JP2719227B2 - 処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のアクセスユニットによりインタリー
ブされてアクセスされる資源を持つデータ処理システム
処理装置、特に、複数のバンクに分割され、複数のアク
セスユニットによりインタリーブされてアクセスされる
システムストレージを持つデータ処理システムに好適な
処理装置に関する。

〔従来の技術〕

システムストレージを共通資源とし、これに複数のア
クセスユニットがアクセスしてデータ処理を行うデータ
処理システムにおいては、データ処理装置の性能を向上
させる手段として、メモリを複数のバンクに分割し、イ
ンタリーブでシステムストレージに次々に起動をかける
方式が採用されている。これにより、システムストレー
ジに対する待ち時間を少なくし、かつデータ転送能力を
向上させることが可能である。

次に従来のデータ処理システム及びそのステージ制御
方式を、第６図及び第７図を参照して説明する。第６図
はデータ処理システムの説明図であり、第７図は従来の
データ処理システムのステージ制御方式の説明図であ
る。

第６図において、40はシステムの共通資源としてのシ
ステムストレージであり、複数のバンクで構成され、イ
ンタリーブによりアクセスされる。

50a〜50mは複数のアクセスユニットであり、内部にそ
れぞれプロセッサ51a〜51m及びステージ制御を行うステ
ージ制御回路52a〜52mを備え、システムストレージ40に
対するアクセス及びリード／ライト命令を実行する。

60はシステムバスであり、アドレスバス61、アクセス
モードバス62、データバス63等で構成される。アドレス
バス61では、アドレスデータが転送される。アクセスモ
ードバス62では、リード、ライト、リード・モディファ
イ・ライト等の各アクセス種別を指示するアクセスモー
ド信号が転送される。リード・モディファイ・ライトの
アクセスモードでは、システムストレージ40からリード
されたデータの一部をモディファイしたデータを、シス
テムストレージ40にライトとする処理が行われる。デー
タバス63では、システムストレージ及び各アクセスユニ
ット間のデータ転送が行われる。

この構成において、各アクセスユニット50a〜50mがシ
ステムストレージ40をアクセスする場合のステージ制御
方式は、各アクセスユニットに共通であるので、以下一
つのアクセスユニット（50aとする）について、そのス
テージ制御方式を第７図を参照して説明する。

アクセスユニット50aがシステムストレージ40に対し
てアクセスを開始すると、プロセッサ51aの指示によ
り、システムクロックSCLKに同期してステージ制御回路
52aは、最初のアドレス送信ステージSST1を起動する。
アドレス送信ステージSST1では、システムストレージ40
をアクセスするアドレスとリード／ライト等のアクセス
種別を指示するアクセスモード信号が送信され、アドレ
スバス61及びアクセスモードバス62を介してシステムス
トレージ40に転送される。

システムストレージ40においては、リード処理に最も
時間がかかるのが通常であり、第６図及び第７図の場合
では、システムクロックSCLKにして２クロック分の処理
時間を必要としている。

そこで、第７図の従来のステージ制御方式において
は、ライトデータに対する転送処理を遅らせて、リード
の転送処理タイミングに合わせるようにしている。すな
わち、アドレス送信ステージSST1においてアドレスが送
信されてから、３個目のデータ転送ステージSST4におい
てリード／ライトデータの転送処理が行われる。これに
より、リードアクセスモード時は、リードデータがシス
テムストレージ40からアクセスユニット50aに転送さ
れ、ライトアクセスモード時は、アクセスユニット50a
からライドデータがシステムストレージ40に転送され
る。

中間のステージSST2及びSST3は待ち時間用のステージ
であって、この２ステージにおいてはアクセスユニット
50aの処理は行われないが、他のアクセスユニットのス
テージ処理が行われる。すなわち、システムストレージ
40は複数のバンクに分割され、インタリーブによりアク
セスされるので、各ステージごとに異なるアクセスユニ
ットによってアクセスすることが可能である。

データ転送ステージSST4におけるデータ転送処理が終
了すると、システムクロックSCLKに同期して次のエラー
受信ステージSST5が起動される。エラー受信ステージSS
T5においては、アクセスに何らかのエラーがあったと
き、そのエラー信号が受信される。

エラー信号には、次のような種類がある。

アドレスパリティエラー：アドレスのパリティにエラ
ーがあるときに発生される。

ライトデータパリティエラー：ライトデータのパリテ
ィにエラーがあるとき発生される。

ノット・セレクテッド：アドレスに対応するシステム
ストレージが存在せず、アクセス先が無応答のとき発生
される。

ストレージキー・パリティエラー：システムストレー
ジのアクセス対象領域が参照されたかあるいは変更され
たかを指示するキー記憶にパリティエラーがあるときに
発生される。

システムストレージ・アンコレクタブルエラー：シス
テムストレージからのリードデータに訂正不能のエラー
（例えば、２ビット以上のエラー）があるときに発生さ
れる。

以上のように、従来のステージ制御方式においては、
各アクセスユニットは、１個のステージ制御回路を使用
してステージSST1〜SST5の５ステージの処理を制御する
ことにより、リード／ライト等の各アクセスモードの命
令を実行していた。

〔発明が解決しようとする課題〕

従来のデータ処理システムのステージ制御方式は、前
述のように、各アクセスユニットは、１個のステージ制
御回路を使用してステージSST1〜SST5の５ステージの処
理を制御することにより、リード／ライト等の各アクセ
スモードの命令を実行していた。このため、各ステージ
毎の処理内容は各アクセスモードに関係なく一種類に規
定され、例えば、リード時のデータ転送ステージ処理も
ライト時のデータ処理も、ともにデータ転送ステージSS
T4において行われるようになっていた。

このため、ライトデータの場合は、アドレス送信ステ
ージSST1の次のステージSST2のタイミングでライトデー
タの用意ができるにもかかわらず、データ転送ステージ
SST4のタイミングまで待ってライトデータの送出を行わ
ねばならないことから、ライト命令の終結が遅くなって
処理装置が開放されず、次のデータに対して処理開始が
できず、データ処理効率が低下するという問題があっ
た。

また、エラー受信ステージもステージSST5の１種類で
あるため、エラーの種類によっては、エラーを速く検出
したにもかかわらず、エラー信号送出側は、エラー受信
ステージSST5までエラー信号を保持しなければならなか
った。例えば、アドレスパリティエラーはアドレス送信
ステージSST1の次のステージSST2のタイミングエラー信
号の送出が可能であるにもかかわらず、エラー受信ステ
ージSST5のタイミングまでエラー信号を保持しなければ
ならなかった。このため、エラー信号を保持するための
余計なハードウェアが必要になったり、エラー信号によ
ってデータを無効化するための余計なサークルが必要に
なったりするという問題があった。

本発明は、ライト命令実行時間を短縮するとともにエ
ラー受信タイミングを短縮して、システムストレージア
クセス命令が従来よりも速やかに終結させてデータ処理
性能を向上させるように改良したデータ処理システムの
処理装置を提供することを目的とする。

〔課題を解決するための手段〕

前述の課題を解決するために本発明が採用した手段
を、第１図を参照して説明する。第１図は、本発明の基
本構成をブロック図で示したものである。

第１図において、40はシステムストレージ等の資源で
あり、複数のアクセスユニットによってインタリーブで
アクセスされる。

50a〜50mは複数のアクセスユニットであり、システム
ストレージ40に対する各アクセス種別に対応した命令を
実行する。

60はシステムバスであり、アドレス等の各種データや
制御信号を転送する。

このデータ処理システムの構成は、第６図で説明した
データ処理システムの構成と共通しているので、第６図
に対応する構成には同じ符号が付されている。

10は各アクセスユニット50a〜50mに設けられた第１の
ステージ制御回路であり、アクセスユニット自身が現在
アクセスするアクセス種別に応じて、アドレスデータ処
理およびリードデータ送出を含む連続した各ステージに
対するステージ制御シーケンスを一意に決める。

20は各アクセスユニット50a〜50mに設けられた第２の
ステージ制御回路であり、自身がライトアクセス時に、
アクセスユニット自身、又は他のアクセスユニットが過
去に起動したアクセスのアクセス種別により、ライトデ
ータの送出に対するステージ制御シーケンスが決定され
る。

30はプロセッサであり、システムクロックSCLKに同期
して第１のステージ制御回路10及び第２のステージ制御
回路20を制御し、システムストレージ40に対するアクセ
ス及びリード／ライト等の各ステージ処理を実行する。

なお、第１のステージ制御回路10、第２のステージ制
御回路20及びプロセッサ30は、各アクセスユニット50a
〜50mに設けられ、それらの構成は共通であるので、特
に必要でないかぎり、ａ〜ｍ等の添字を付さないで説明
する。

〔作 用〕

本発明の動作を、アクセスユニット50aにおけるステ
ージ制御動作を例にとって説明する。

アクセスユニット50aのプロセッサ30は、資源40にア
クセスするためにアドレス信号を資源40に送出するとと
もに、アクセス種別を指示するアクセスモード信号を送
出する。

第１及び第２のステージ制御回路10及び20は、このア
クセスモード信号を受けると、そのアクセスモード信号
の指示するアクセス種別に従って、そのステージ制御動
作を開始する。

例えば、資源40がシステムストレージの場合、アクセ
ス種別（アクセスモード）がリードの場合は、アクセス
ユニット50a自身が現在アクセスするアクセス種別のみ
により、各ステージに対するステージ制御シーケンスが
一意に決まるので、第１のステージ制御回路10によるス
テージ制御動作が実行される。

このようにすることにより、アクセス種別に関係なく
同一のステージ制御シーケンスに従って各ステージを制
御する従来のステージ制御方式に比べて、制御対象とな
るステージ数を低減させることができ、全体の命令実行
を速やかに終結することができる。

これに対して、アクセス種別（アクセスモード）がラ
イトの場合は、アクセスユニット50a又は他のアクセス
ユニットが過去に起動したアクセスのアクセス種別と、
アクセスユニット50aが現在アクセスするアクセス種別
とによって、各ステージに対するステージ制御シーケン
スが決まるので、第２のステージ制御回路10によるステ
ージ制御動作が実行される。

例えば、アクセスユニット50a又は他のアクセスユニ
ットが過去に起動したアクセスのアクセス種別がリード
であるとすると、システムストレージ40からデータリー
ドを行うデータ転送ステージ処理のタイミングは、その
リードアドレス送出ステージが実行されたタイミングに
よって一義的に決まり、リードデータが転送されるステ
ージ以外のステージでライトデータの転送を行うことが
できる。もし、このリードデータ転送ステージ処理とア
クセスユニット50aの現在のライトアクセスによって実
行されるライトデータ転送ステージ処理とのタイミング
が重なった場合は、リードデータ転送ステージ処理が一
般に優先するので、アクセスユニット50aの実行しよう
としているライトデータ転送ステージ処理は１ステージ
だけ後に遅らされる。リードデータ転送ステージ処理と
アクセスユニット50aのライトデータ転送ステージ処理
とのタイミングが重ならない場合は、アクセスユニット
50aはそのライトデータ転送ステージ処理を直ちに実行
することができる。

このように、ライトアクセスの場合は、アクセスユニ
ット50aのステージ制御シーケンスは一意に決まらず、
アクセスユニット50a又は他のアクセスユニットが過去
に起動したリードアクセスの開始タイミングによって左
右される。

しかしながら、アクセスユニット50a又は他のアクセ
スユニットが過去に起動したリードアクセスの開始タイ
ミングによって左右されても、アクセスユニット50aに
おいては、アクセスユニット50aのアクセス種別に関係
なく同一のステージ制御シーケンスに従って各ステージ
を制御する従来のステージ制御方式に比べて、制御対象
となるステージ数を低減させることができ、全体の命令
実行を速やかに終結することができる。

以上説明したように、本発明は、アクセス種別に対応
して、その処理を行う処理ステージ系及びそのステージ
制御回路を設けるようにしたので、アクセス種別に関係
なく一意にきまる処理シーケンスに従って各ステージの
処理を行う従来方式に比べて、各アクセスユニットの資
源に対する命令実行の待ち時間を短縮することが可能に
なり、これにより、各種のアクセス命令に対し、その命
令を速やかに終結させることができる。

また、データ転送処理が従来よりも早いステージ段階
で行われるようになるので、エラー信号によってデータ
を無効化するための余計なサイクルが一般に不要にな
り、前記各特長と相まって、システムのデータ処理効率
を向上させることができる。

〔実施例〕

本発明の一実施例を、第１図乃至第５図を参照して説
明する。第２図は本発明の一実施例の構成の説明図、第
３図は同実施例の処理ステージ遷移の説明図、第４図は
同実施例におけるデータ待ち信号発生回路の説明図、第
５図は同実施例におけるステージ遷移説明図、第５図は
同実施例の各ステージ制御回路におけるアドレス第２の
ステージ及びライトデータ系ステージの処理タイミング
関係の説明図である。第１図については、既に説明した
とおりである。

以下、資源40がシステムストレージ（同じ符号40で示
す）であり、アクセス種別がリードアクセスとライトア
クセスである場合を例に取って、本発明の実施例につい
て説明する。また、リードアクセスの場合は、リードア
ドレスを早出してからシステムクロックSCLKの３サイク
ル後に、すなわち３ステージ後にリードデータの転送処
理が行われるものとする。システムストレージ40は複数
のバンク（例えば４バンク）で構成され、インタリーブ
で各アクセスユニットによってアクセスされることは、
既に説明したとおりである。

（Ａ）実施例の構成 第２図において、第１のステージ制御回路10、第２の
制御回路20及びプロセッサ30については、第１図で説明
したとおりである。なお、システムクロックSCLKは、ア
クセスユニット50a〜50mの中の一つがマスタとなって発
生し、他のアクセスユニットに供給される。

200はデータライト待ち信号発生回路であり、第２の
ステージ制御回路20内にあって、そのステージ制御動作
を制御するライト待ち信号を発生する。その構成につい
ては、第３図で説明する。

これら第１のステージ制御回路10、第２ステージ制御
回路20及びプロセッサ30は、第１図で説明したように、
各アクセスユニット50a〜50mに共通である。

第２図の第１のステージ制御回路10において、11〜14
はＤ形フリップフロップ（以下、DFFで示す）であり、
システムクロックSCLKに同期して動作し、システムクロ
ックSCLKの１スロット期間だけ遅延させる。

SST0はアクセス開始信号であり、DFF11に入力され
て、次のステージから自ユニットがアクセスを開始する
ことを指示する。SST1A〜SST4Aはステージ信号であり、
DFF11〜DFF14によって発生される。

第２のステージ制御回路20において、21〜24はANDゲ
ートであり、25〜26はORゲートである。27〜29はDFFで
あり、システムクロックSCLKに同期して動作して、シス
テムクロックSCLKの１スロット期間だけ遅延させる。

ANDゲート21にはWRITE信号と第１のステージ制御回路
10のDFF12が発生するステージ起動信号SST2Aが入力され
る。ANDゲート22には、WAITO信号とANDゲート21のAND出
力が入力される。ANDゲート23には、WAIT1信号とANDゲ
ート21のAND出力が入力される。また、ANDゲート24に
は、WAIT2信号とANDゲート21のAND出力が入力され、そ
のAND出力はDFF27に入力される。

ORゲート25には、DFF27の出力とANDゲート23のAND出
力が入力され、そのOR出力として後述するステージSSTX
1Dの動作を開始させるステージ起動信号を発生し、DDFF
28に入力する。ORゲート26には、DFF28の出力とANDゲー
ト22のAND出力が入力され、そのOR出力として後述する
ステージSST1Dの動作を開始させるステージ起動信号を
発生し、DFF29に入力する。DFF29は、ステージ信号SST2
Dを発生する。

次に第３図を参照して、第１及び第２のステージ制御
回路10及び20によって制御される各ステージの遷移状態
を説明する。SSTAはアドレス系ステージであり、アドレ
ス第２ステージSST2A、アドレス第３ステージSST3AA及
びアドレス第４ステージSST4Aで構成される。一方、SST
Dはライトデータ系ステージであり、データ待ち第１ス
テージSSTX1D、データ待ち第２ステージSSTX2D、ライト
データ第１ステージSST1D及びライトデータ第２ステー
ジSST2Dで構成される。

SST0は前述のアクセス開始信号であり、このアクセス
開始信号SST0が発生（オン）することにより、第１スロ
ットの前スロットのみオンとなって、次のステージから
自ユニットがアクセスを開始することが指示される。

SST1Aはアドレス第１ステージであり、第１スロット
で実行され、自ユニットアクセス、すなわち自ユニット
自身がシステムストレージにアクセスしてリード／ライ
トを行うためのアドレスを送出するとともに、アクセス
種別を指示するアクセスモードを送出する処理が行われ
る。このアドレス第１ステージSST1Aから後はアドレス
系とライトデータ系の各ステージに分かれる。アドレス
系ステージSSTAのアドレス第２ステージSST2Aでは、送
出したアドレスデータにエラーが発生した場合に、アド
レスパリティエラーを受信する処理が行われる。

アドレス第３ステージSST3Aでは、送出したアドレス
に対応するシステムストレージが存在しない場合に、先
に説明した「ノットセレクテッド」を受信し、アクセス
されたアドレス領域の参照ビット及び変更ビットにパリ
ティエラーが存在した場合に、先に説明した「ストレー
ジキー・パリティエラー」を受信する処理が行われる。

アドレス第４ステージSST4Aでは、リードアクセス時
は、送出されたアドレスに対応するシステムストレージ
のリードデータが受信される。この実施例では、前述の
ようにアドレスを送出してからリードデータの転送に２
ステージ（２サイクル）の待ちを必要とするので、アド
レス第１ステージSST1Aでアドレスを送出した場合は、
アドレス第４ステージSST4Aで、システムストレージ40
からのリードデータが受信される。もし、リードデータ
に訂正不能のエラーが発生した場合は、先に説明した
「アンコレクタブルエラー」が受信する処理が行われ
る。

データ系ストレージSSTDのデータ待ち第１ステージSS
TX1D及びデータ待ち第２ステージSSTX2Dでは、アクセス
ユニットによる処理はなにも行われず、次に行われるラ
イトデータ転送処理が待機される。

ライトデータ第１ステージSST1Dでは、送出したアド
レスに対応するシステムストレージ40の領域に、実際に
ライトデータを送出する処理が行われる。

ライトデータ第２ステージSST2Dでは、システムスト
レージ40に送出するライトデータにエラーが存在した場
合に、そのエラー信号を受信する処理が行われる。

次に、「データ待ち０」は、データ待ち信号発生回路
200が発生する待ち信号WAITOによって生じる状態であ
り、アドレス第２ステージSST2Aのタイミングでライト
データが送出されることを示す。この場合は、「アドレ
ス第１ステージSST1A→ライトデータ第１ステージSST1D
→ライトデータ第２ステージSST2D」のシーケンスで各
ステージが遷移する。

「データ待ち１」は、データ待ち信号発生回路200が
発生する待ち信号WAIT1によって生じる状態であり、ア
ドレス第２ステージSST2Aのタイミングではライトデー
タが送出できず、データ待ち第１ステージSSTX1Dで１サ
イクルの期間（１スロット）待った後に、ライトデータ
が送出できることを示す。この場合は、「アドレス第１
ステージSST1A→データ待ち第１ステージSSTX1D→ライ
トデータ第１ステージSST1D→ライトデータ第２ステー
ジSST2D」のシーケンスで各ステージが遷移する。

「データ待ち２」は、データ待ち信号発生回路200が
発生する待ち信号WAIT2によって生じる状態であり、ア
ドレス第３ステージSST3Aのタイミングでもライトデー
タが送出できず、データ待ち第１ステージSSTX1D及びデ
ータ待ち第２ステージSSTX2Dで２サイクル期間（２スロ
ット）待った後にライトデータが送出できることを示
す。この場合は、「アドレス第１ステージSST1A→デー
タ待ち第２ステージSSTX2D→データ待ち第１ステージSS
TX1D→ライトデータ第１ステージSST1D→ライトデータ
第２ステージSST2D」のシーケンスで各ステージが遷移
する。

次に、第４図を参照して、待ち信号WAIT0〜待ち信号W
AIT2を発生する待ち信号発生回路200について説明す
る。

第４図において、201はDFFであり、システムクロック
SCLKに同期して動作し、システムクロックSCLKの１サイ
クル期間（１スロット）だけ遅延して、次スロットに規
定スロットのライトデータを抑止するデータが出力され
ることを示す次転送状態信号FFNSを発生する。202もDFF
であり、システムクロックSCLKに同期して動作し、シス
テムクロックSCLKの１スロット期間だけ遅延して、現ス
ロットに規定スロットのライトデータを抑止するデータ
が出力されることを示す現転送状態信号FFCSを発生す
る。

203〜206はANDゲートであり、207及び208はORゲート
であり、209はインバータである。

ANDゲート203には、DFF201及び202の発生する次転送
状態信号FFNS及び現転送状態信号FFCSとともに、自アク
セスユニットまたは他アクセスユニットが第１スロット
で送出したアクセスモードがライトアクセスを指示する
ものであったときは１スロット遅延させて、その第２ス
ロットで発生される信号WTACが入力される。ORゲート20
7には、このANDゲート203のアンド出力と自アクセスユ
ニットまたは他アクセスユニットが第１スロットで送出
したアクセスモードがリードアクセスを指示するもので
あったことを示し、その第２スロットで発生される信号
RDACとが入力され、そのOR出力がDFF201に入力される。

ANDゲート204には、ライトアクセス信号WTACとDFF202
の発生する現転送状態信号FFCSとが入力され、そのAND
出力がDFF202に入力される。ORゲート208には、DFF201
の発生する次転送状態信号FFNSとANDゲート204のAND出
力とが入力され、そのOR出力として現転送状態信号FFCS
をオンにする条件が成立したことを指示する現転送条件
信号CC0NDを発生し、DFF202に入力する。

ANDゲート205には、DFF202からの現転送状態信号FFCS
とDFF201からの次転送状態信号FFNSとが入力され、その
AND出力として、データ待ち信号WAIT2を発生する。AND
ゲート206には、DFF202から現転送状態信号FFCSとDFF20
1からの次転送状態信号FFNSの反転信号とが入力され、
そのAND出力として、データ待ち信号WAIT1を発生する。
インバータ209は、DFF202からの現転送状態信号FFCSを
反転して、データ待ち信号WAITOを発生する。

この構成により、アクセスモードがライトアクセスの
場合は、アクセスユニット50a又は他のアクセスユニッ
トからのリードアクセス信号RDACまたはライトアクセス
モードWTACがオンになるタイミングにより、データ待ち
信号WAIT0、WAIT1及びWAIT2のいずれかが発生される。

（Ｂ）実施例の動作 第２図〜第４図の実施例の動作を、アクセスユニット
50aがシステムストレージ40をアクセスする場合に例を
取り、アドレス系ステージSSTAの処理、ライトデータ系
ステージSSTDの処理及び両者に共通の処理に分け、各処
理の動作順序に従って説明する。

＜共通動作＞ アクセスユニット50aがシステムストレージ40にア
クセスする場合、プロセッサ30はアクセス開始信号SST0
を発生（オン）して、第１のステージ制御回路10のDFF1
1に入力する。この開始信号SST0をオンにすることによ
り、第１スロットの前スロットのみがオンになる。

DFF11は、システムクロックSCLKに同期してアクセ
ス開始信号SST0を１スロット遅延してアドレス第１ステ
ージ信号SST1Aを発生させる。

プロセッサ30はこのアドレスステージ信号SST1Aを
受け、自アクセスユニット50aがシステムストレージ等
をアクセスするためのアドレスを送出するとともに、リ
ード／ライト等を行うアクセス種別を指示するアクセス
モードを送出する処理を行う。

アドレスデータは、アドレスバス61を経由して、シス
テムストレージ40に送られる。一方、アクセスモードデ
ータ、すなわち、ライトアクセスを指示するライトアク
セスモード信号又はリードアクセスを指示するリードア
クセスモード信号は、モードバス62を経由してシステム
ストレージ40に送られるとともに、他のアクセスユニッ
ト（50m等）にも送られる。

アドレス第１ステージSST1A後は、アクセスモードに
対応して、アドレス系ステージSSTA又はデータ系ストレ
ージSSTDの処理に分かれるので、以下、アドレス系ステ
ージSSTAとデータ系ステージSSTDの処理に分けて説明す
る。

＜アドレス系ステージ処理＞ アドレス第１ステージSST1Aで送出されるアクセスリ
ードがリードアクセスモードであるときは、第２のステ
ージ制御回路20は動作せず、第１のステージ制御回路10
によるアドレス系ステージの処理が行われる。

第１のステージ制御回路10のDFF12は、DFF11から入
力されたステージ信号SST1AをシステムクロックSCLKに
同期して１スロット遅延し、アドレス第２ステージ信号
SST2Aを発生する。

プロセッサ30はこのステージ信号SST2Aを受け、送
出したアドレスデータにエラーが有った場合に、アドレ
スパリティエラーを受信する処理が行われる。これによ
り、第７図で説明した従来方式よりも、３ステージ（３
スロット）分だけ早くアドレスパリティエラーを受信す
ることができる。

続いて、第１のステージ制御回路10のDFF13は、DFF
12から入力されたステージ信号SST2Aをシステムクロッ
クSCLKに同期して１スロット遅延し、アドレス第３ステ
ージSST3Aを発生する。

プロセッサ30はこのステージ信号SST3Aを受け、送
出したアドレスに対応するシステムストレージが存在し
ない場合に、先に説明した「ノットセレクテッド」を受
信し、アクセスされたアドレス領域の参照ビット及び変
更ビットにパリティエラーが存在した場合に、先に説明
した「ストレージキー・パリティエラー」を受信する処
理が行われる。これにより、第７図で説明した従来方式
よりも、２ステージ（２スロット）分だけ早く「ノット
セレクテッド」又は「ストレージキー・パリティエラ
ー」を受信することができる。

続いて、第１のステージ制御回路10のDFF14は、DFF
13から入力されたステージ信号SST3Aをシステムクロッ
クSCLKに同期して１スロット遅延し、アドレス第４ステ
ージSST4Aを発生する。

プロセッサ30はこのステージ信号SST4Aを受け、送
出されたアドレスに対応するシステムストレージのリー
ドデータを受信する。もし、リードデータに訂正不能の
エラーが存在した場合は、先に説明した「アンコレクタ
ブルエラー」を受信する処理が行われる。これにより、
第７図で説明した従来方式よりも、１ステージ（１スロ
ット）分だけ早く「アンコレクタブルエラー」を受信す
ることができる。

以上のようにして、従来方式よりもリードアクセス命
令を速やかに終結することができる。

＜ライトデータ系ステージ処理＞ 前述の（３）で説明したアドレス第１ステージSST1A
において、送出されるアクセスモードがライトアクセス
モードであるときは、第２のステージ制御回路20が動作
して、第２のステージ制御回路20によるライトデータ系
ステージSSTDの処理が行われる。

なお、ライトデータ系ステージSSTDの処理の場合は、
アドレス第１ステージSST1Aで送出されたアドレスに対
する処理を行うため、前述の第１のステージ制御回路10
によるアドレス系ステージSSTAの処理も並行して行われ
る。また、リードデータ処理とライトデータ処理が競合
した場合は、リードデータ処理が優先して行われ、ライ
トデータ処理はリードデータ処理の次のスロットまで待
たされる。

以下、第２図乃至第５図を参照して、ライトデータ系
ステージSSTDの処理について説明する。第５図は、アド
レス系ステージ処理及びライトデータ系ステージ処理の
遷移関係の説明図である。

ライト系ステージSSTDの処理の場合は、アドレス第
１ステージSST1Aで送出されたアクセスモードがライト
アクセスであることを示し、第２スロットで発生する信
号WTACが、第２のステージ制御回路20のデータ待ち信号
発生回路200に送出される。

更に、データ待ち信号発生回路200には、アクセスユ
ニット50a又は他のアクセスユニットが過去に起動した
リードアクセス信号RDACが送出され、また、アクセスユ
ニット50aが現在リードアクセスする場合は、そのリー
ドアクセス信号RDACも送出される。

データ待ち信号発生回路200は、これらのライトア
クセス信号WTAC及びリードアクセス信号RDACを受ける
と、第４図で説明したように、アクセスユニット50a又
は他のアクセスユニットからのリードアクセス信号RDAC
がオンになるタイミングにより、データ待ち信号WAIT
0、WAIT1及びWAIT2のいずれかがシステムクロックSCLK
に同期して発生される。

「データ待ち０」時のライトアクセス処理アドレス
第２ステージSST2Aの処理が行われる第２スロットにお
いて自他アクセスユニットによりデータ転送がないとき
は、データ待ち信号発生回路200はデータ待ち信号WAIT0
を発生する。

データ待ち信号WAIT0が発生されたときは、第５図に
示すように、アドレス第２ステージSST2A（第２スロッ
ト）のタイミングでライトデータが送出可能であるの
で、プロセッサ30は、第３図の「データ待ち０」の示す
遷移、すなわち、アドレス第１ステージSST1A→ライト
データ第１ステージSST1D→ライトデータ第２ステージS
ST2Dのシーケンスで各ステージの処理を実行する。

第２スロットで行われるライトデータ第１ステージSS
T1Dの処理では、送出したアドレスに対応するシステム
ストレージ40の領域に、実際にライトデータを送出する
処理が行われる。

第３スロットで行われるライトデータ第２ステージSS
T2Dの処理では、システムストレージ40に送出するライ
トデータにエラーが存在した場合に、そのエラー信号を
受信する処理が行われる。

以上のようにして、「データ待ち０」の場合は、第６
図で説明した従来方式よりも、２ステージ（２スロッ
ト）分だけ速やかに、ライトアクセス命令を終結するこ
とができる。

「データ待ち１」時のライトアクセス処理 アドレス第２ステージSST2Aの処理が行われる第２ス
ロットにおいて自他アクセスユニットによりデータ転送
があるときは、データ待ち信号発生回路200はデータ待
ち信号WAIT1を発生する。

データ待ち信号WAIT1が発生されたときは、アドレス
第２ステージSST2A（第２スロット）において過去に起
動されたリードデータ処理または過去に待たされたライ
トデータ処理と現アクセスのライトデータ処理が競合す
るので、それらの過去のデータ転送処理が優先して行わ
れ、ライトデータ処理はそれらの過去のデータ転送処理
が行われる第２スロットの次のスロットまで待たされる
ことになる。

したがって、第５図に示すように、アドレス第３ステ
ージSST3A（第３スロット）のタイミングでライトデー
タが送出可能となるので、プロセッサ30は、第３図の
「データ待ち１」の示す遷移、すなわち、アドレス第１
ステージSST1A→データ待ち第１ステージSSTX1D→ライ
トデータ第１ステージSST1D→ライトデータ第２ステー
ジSST2Dのシーケンスで各ステージの処理を実行する。

第２スロットのデータ待ち第１ステージSSTX1Dではア
クセスユニット50aの処理はなにも行われず、次の第３
スロットのライト第１ステージSST1Dが起動されるのを
待機する。第３スロットで行われるライトデータ第１ス
テージSST1Dの処理及び第４スロットで行われるライト
データ第２ステージSST2Dの処理の内容は、前述のデー
タ待ち０」の場合と同じである。

以上のようにして、「データ待ち１」の場合は、第６
図で説明した従来方式よりも、１ステージ（１スロッ
ト）分だけ速やかに、ライトアクセス命令を終結するこ
とができる。

「データ待ち２」時のライトアクセス処理 アドレス第２及び第３ステージSST2A及びSST3Aの処理
が行われる第２及び第３スロットにおいて自他アクセス
ユニットによりデータ転送があるときは、データ待ち信
号発生回路200はデータ待ち信号WAIT2を発生する。

データ待ち信号WAIT2が発生されたときは、アドレス
第２第３ステージSST2A及びSST3A（第２及び第３スロッ
ト）において過去において起動されたリードデータ処理
または過去に待たされたライトデータ処理と現アクセス
のライトデータ処理が競合するので、それらの過去のデ
ータ処理が優先して行われ、ライトデータ処理はそれら
の過去のデータ処理の行われる第３スロットの次のスロ
ットまで待たされることになる。

したがって、第５図に示すように、アドレス第４ステ
ージSST4A（第４スロット）のタイミングでライトデー
タが送出可能となるので、プロセッサ30は、第３図の
「データ待ち２」の示す遷移、すなわち、アドレス第１
ステージSST1A→データ待ち第２ステージSSTX2D→デー
タ待ち第１ステージSSTX1D→ライトデータ第１ステージ
SST1D→ライトデータ第２ステージSST2Dのシーケンスに
従って、各ステージの処理を実行する。

第２及び第３スロットのデータ待ち第２及び第１ステ
ージSSTX2D及びSSTX1Dではアクセスユニット50aの処理
はなにも行われず、次の第４スロットのライトデータ第
１ステージSST1Dが起動されるのを待機する。第４スロ
ットで行われるライトデータ第１ステージSST1Dの処理
及び第５スロットで行われるライトデータ第２ステージ
SST2Dの処理の内容は、前述の「データ待ち０」の場合
と同じである。

「データ待ち２」の場合は第６図で説明した従来方式
と同じ処理終結条件になるが、「データ待ち０」及び
「データ待ち１」の場合を総合すると、従来方式よりも
ライトアクセス命令を速やかに終結することができる。

以上、第３図に示すステージ処理シーケンスに従って
リード及びライトアクセス命令を実行する場合の処理装
置の実施例について説明したが、本発明はこの実施例に
限定されるものではなく、その発明の主旨にしたがった
各種の変形が可能である。例えば、データライト系ステ
ージで、リードモディファイライト処理を行うことがで
きる。また、処理待ち時間が２スロット以外の場合にも
本発明は適用することができることはもちろんである。

〔発明の効果〕

以上説明したように、本発明によれば次の諸効果が得
られる。

（１） アクセス種別に対応して、その処理を行う処理
ステージ系及びそのステージ制御回路を設けるようにし
たので、アクセス種別に関係なく一意にきまる処理シー
ケンスに従って各ステージの処理を行う従来方式に比べ
て、各アクセスユニットの資源に対する命令実行の待ち
時間を短縮することができる。

（２） 前記（１）により、各種のアクセス命令に対
し、その命令を速やかに終結させることができる。

（３） データ転送処理が従来よりも早いステージ段階
で行われるようになるので、エラー信号によってデータ
を無効化するための余計なサイクルが一般に不要にな
り、前記（１）及び（２）の各特長と相まって、システ
ムのデータ処理効率を向上させることができる。

【図面の簡単な説明】

第１図は本発明の基本構成の説明図、 第２図は本発明の一実施例の構成の説明図、 第３図は同実施例の処理ステージ遷移説明図、 第４図は同実施例のデータ待ち信号発生回路の説明図、 第５図は同実施例のアドレス系ステージ及びライトデー
タ系ステージの処理タイミング関係の説明図、 第６図はデータ処理システムの構成の説明図、 第７図は従来のデータ処理システムのステージ制御方式
の説明図である。 第１図及び第２図において、 10……第１のステージ制御回路、20……第２のステージ
制御回路、30……プロセッサ、40……資源又はシステム
ストレージ、50a〜50m……アクセスユニット、60……シ
ステムバス、200……データ待ち信号発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭64−68853（ＪＰ，Ａ) 特開 昭62−40565（ＪＰ，Ａ) 特開 昭52−122437（ＪＰ，Ａ) 特開 昭63−182764（ＪＰ，Ａ) 特開 昭63−197260（ＪＰ，Ａ) 特開 昭56−114185（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】資源と複数の処理装置がシステムバスで接
   続され、該複数の処理装置により資源をインターリーブ
   でアクセスするデータ処理システムにおいて、 自装置が前記資源にアクセスしようとする現在のアクセ
   ス種別に応じて、アドレスデータ処理およびリードデー
   タ送出を含む連続した各ステージに対するステージ制御
   シーケンスを一意に決める第１のステージ制御手段と、 自装置がライトアクセス時に、自装置又は他の処理装置
   が過去に起動したアクセスのアクセス種別により、ライ
   トデータの送出に対するステージ制御シーケンスを決め
   る第２のステージ制御手段と、 前記第１のステージ制御手段または前記第２のステージ
   制御手段によって決められたステージ制御シーケンスに
   基づき前記資源にアクセスを行う処理手段と、を備えた
   ことを特徴とする処理装置。