JPS60132254A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はデータ処理装置に関し、特に主記憶装置、中央
処理装置、および入出力処理装置が独立して配置され、
仮想アドレス空間を用いてアドレス変換を行うデータ処
理装置に関するものである。

〔従来技術〕

従来上記のようなデータ処理装置の入出力動作における
動的アドレス変換を実現する手段として、主記憶装置中
のアドレス変換用デープルを順次列いて仮想アドレスか
ら実アドレスに変換する第１の方式と、主記憶装置から
取シ出した変換用のデータを中央処理装置内に設けたノ
・ソファ記憶装置（通常ＴＬＢ　（Ｔｒａｎｓｌａｔｉ
ｏｎ　ＬｏｏｋａｓｉｄｅＢｕｆｆｅｒ　）と呼ばれて
いる。）に格納し１次に仮想アドレスを変換する時に前
記のＴＬＢ内のデータを参照し、すでに該仮想アドレス
がＴＬＢ内に格納されていればそれに対応する所要のデ
ータ（アドレス変換のだめのアドレス情報）を取り出し
、それを用いて実アドレスを生成する第２の方式がある
。

上記の第１の方式においては、ハードウェアは余り増え
ないが、アドレス変換に必要な情報をその都度主記憶に
取りに行くためアドレス変換のだめのオーバーヘッドが
非常に大きくなるので、性能が問題とならない様な装置
にしか使用出来ないという欠点があった。

又前記の第２の方式においては、　ＴＬＢがある程度の
容量をもてばほとんどの仮想アドレスがその中に格納さ
れる事になり、仮想アドレスから実アドレスへの変換が
非常に高速となシアドレス変換のためのオーバーへラド
は小さいけれども、ハードウェア量が相当増えるという
欠点のほかに、入出力動作のアドレス変換のために独自
に入山−力処理装置内にＴＬＢを設けるため。

中央処理装置内のＴＬＢ　Ｊ入出力処理装置内のＴＬＢ
との一致をとるためのハードウェアを必要とするという
欠点があった。

〔発明の目的〕

したがって本発明の目的は、前述のようなデータ処理装
置において、　ＴＬＢまわシのハードウェアの増加を抑
え、而もアドレス変換オーバーヘッドの減少を計ること
にある。

〔発明の構成〕

本発明は上記の目的を達成するために、入出力処理装置
には独自のＴＬＢを持たせることなく。

中央処理装置のＴＬＢを利用させるようにしたものであ
り、そしてこのため該入出力処理装置のアドレス変換動
作を中央処理装置のサイクルをスチールし、又中央処理
装置のＴＬＢに所要の仮想アドレスが格納されていない
場合に中央処理装置のファームウェアによりアドレス展
開を行うようにしたものである。

すなわち１本発明によれば、主記憶装ＤＢ、中央処理装
置、および入出力処理装置が独立して配置され、バッフ
ァ記憶装置を含むアドレス変換機構を用いてアドレス変
換を行うようにしたデータ処理装置において、前記アド
レス変換機構が前記中央処理装置にのみ設けられており
。

前記入出力処理装置が前記中央処理装置にアドレス変換
要求を送る手段を備えており、且つ前記アドレス変換を
行う手段が、前記アドレス変換要求を受け付けると該中
央処理装置の７アームウエアの実行を抑止しハードウェ
アにより前記入出力処理装置のアドレス変換を行い、該
ハードウェアによるアドレス変換において所要の仮想ア
ドレスが前記アドレス変換機構に格納されていない場合
には該中央処理装置の予め定めラレタファームウェアの
実行を起動し、このファームウェアによりアドレス変換
を行うようにした手段であることを特徴とするデータ処
理装置が得られる。

〔実施例〕

次に図面を用いて詳細に説明する。

第１図は本発明の実施例の構成を示す図である。はじめ
は各部の機能を中心にして説明、すると、第１図のデー
タ処理装置は、主記憶装置］と中央処理装置２と入出力
処理装置３とから構成され、それらはアドレスバス１０
０．コマンドバス１０１．及びデータバス１０２を介し
て互いに接続されている。これらのアドレスバス１００
゜コマンドバス１０１及びデータバス１０２は、主記憶
装置ｌとは第１のアドレス線１０６．第１のコマンド線
１０７．第１のデータ線１０８を介して。

中央処理装置２とは第２のアドレス線１０３．第２のコ
マンド線１０４．第２のデータ線１０５を介１１７を介
してそれぞれ接線される。中央処理装置２から主記憶装
置１へのアクセス要求は第１のアクセス要求信号１０９
を°′１゛にする事により行われ、入出力処理装置３か
ら上記１．ハ装置１へのアクセス要求は第２のアクセス
要求信号１１２を１１１１＋にする事により行われる。

但しデータ転送以外は中央処理装置２を経て行われる。

上記取込み送出指示信号１１１．１１４で接続される。

中央処理装置２にはアドレス変換機構４．シーケンス制
御回路５．および主記憶アクセス要求を制御する主記憶
アクセス制御回路（以下単にアクセス制御回路という）
６Ａがある。各回路の詳細についてはあとに樺脅怪説明
する。

入出力処理装置３には主記憶アクセス要求を制御するア
クセス制御回路６Ｂ、データ転送制御回路７．読出しレ
ジスタ８．書込みレジスタ９、コマンドレジスタ１０．
および仮想アドレスレジスタ１１がある。アクセス制御
回路６Ｂは中央処理装置２のアクセス制御回路６Ａにア
クセス要求信号１１８を送るようになっている。読出し
レジスタ８および書込みレジスタ９は入出力処理装置内
にデータバス１０２からデータ線１１７を通してデータ
の取込みおよび送出を行うもので、データ転送回路７と
共にデータ転送を行うものであるが、このデータの取込
み指示およびデータの送出指示は指示信号１１９を通し
て行われる。コマンドレジスタ１０および仮想アト１／
スレジスタ１１の出力であるアドレス変換要求は中央処
理装置２のアドレス変換機構４に送られる。

第２図はアドレス変換機構４の詳細を示す図で、中央処
理装置２の仮想アドレスを格納する仮想アドレスレジス
タ１２と、主記憶アクセスコマンドヲ格納するコマンド
レジスタ１３と、中央処理装置２か入出力処理装置３の
アドレス、コマンドを選択する２つの選択回路１４およ
び１５と。

仮想アトｌメスおよび実アドレスから成るＴＬＢ　。

比較器、ならびに合成器から成り、仮想アドレス１２２
とＴＬＢ内仮想アドレスを比較し、一致すれば実アドレ
ス１０３を出力し一致しなければノーヒツト信号１０７
をｎｌ“′とするアドレス変換回路１６とから構成され
ている。

第６図は中央処理装置２のアクセス制御回路６Ａと入出
力処理装置３のアクセス制御回路６Ｂの詳細を示す図で
ある。中央処理装置２の主記憶アクセス要求は第１の７
リツプフロツプ１７に保持され、入出力処理装置３の主
記憶アクセス要求は第２の７リソプフロノプ１８に保持
され。

要求処理回路１９でどちらかが選択され、アクセス要求
信号１０９として主記憶装置１に送られる。

応答制御回路２０は主記憶装置１からの第１の指示信号
１１１を受け、該指示信号１１１が中央処理装置２に対
する指示信号であれば指示信号１２６を１１１１＋にし
、入出力処理装置３に対する指示信号であれば指示信号
１１９を１１　Ｉ＋にする。

アクセス要求受付信号１１０が主記憶装置から返される
と、その装置はアドレスバス１００及びコマンドバス１
０１に所要のデータを送出可能となる。また、要求処理
回路１９で入出力処理装置３の主記憶アクセス要求１１
８が受付けられた場合には、中央処理装置１のファーム
ウェアシーケンスの実行を禁止するための実行禁止信号
１３１を１゛１にする。これはアドレス変換機構４を共
通に使用しているため、入出力処理装置３がアドレス変
換機構４を使用している時に中央処理装置２の使用を禁
止するためである。

第４図は、シーケンス制御回路５の詳細を示す図で、マ
イクロプログラム語を記憶する制御記憶回路２２と、ア
ドレス変換回路１２からのＴＬＢノーヒント信号１２７
を入力とし、アドレス展開するための予め定められたフ
ァームウェアルーケンにとぶための制御記憶回路２２の
アドレス１２８を発生するアドレス発生回路２３と、制
御記憶回路２２の出力１２９であるマイクロプログラム
語を格納するＲＤレジスタ２４とから成っている。ＲＤ
レジスタ２４の出力はシーケンス制御信号１３０となる
。

次に上記のデータ処理装置につき第１図ないし第４図を
り１せ参照してその動作を説明する。

はじめに入出力処理装置３から仮想アドレスで主記憶装
置１のデータを読出す場合について説明する。入出力処
理装置３は仮想アドレスレジスタ１１及びコマンドレジ
スタ１０に所要のデータをセットするとともにアクセス
制御回路６Ｂ中のアクセス要求フリップフロップ１８を
七ノＩ・する。アクセス制御回路６Ａの要求処理回路１
つは中央処理装置２からのアクセス要求信号１２５と入
出力処理装置３からのアクセス要求信号１１８と中央処
理装置２の内部状態により優先すべき要求を判定する。

入出力処理装置３からのアクセス要求］１８が受付けら
れると、中央処理装置２のファームウェアシーケンス実
行を禁止するために実行禁止信号１３１をＩＩ　１　Ｉ
Ｉにし、それと同時に該信号１３１によシアドレス変換
機構４内の選択回路１４．　、１５を入出力処理装置３
からの信号１２０　、１２１を選択するように制御し、
アドレス変換回路１６のＴＬＢには入出力処理装置３か
らの仮想アドレス１２１が送り込まれる。そして２つの
仮想アドレスが比較され、所要の仮想アドレスが格納さ
れている場合にはＴＬＢノーヒツト信号１２７がＩＩ　
０　ＩＩになり、要求処理回路１９の出力である主記憶
アクセス要求１０９が１１１′′となり、主記憶アクセ
スが実行される。又アドレス変換回路１２内に所要の仮
想アドレスが格納されていない場合には。

ＴＬＢノーヒソトイ６号１２７が１“になり、上記１．
はアクセス要求１０９がＩＩ　Ｄ　ＩＩとなり、主記憶
アクセスが抑止される。

ＴＬＢノーヒント信号が１゛１“°になると／−ケンス
制御回路５中のアドレス発生回路２３が作用し。

アドレス展開するための予め定められた制御記憶アドレ
スを出力信号１２８として発生し、制御記憶回路２２内
のマイクロプログラム語が読出され、　ＲＤレジスタ２
４に格納される。このＲＤレジスタＵの出力シーケンス
制御信号１３０が図示してはないが中央処理装置２に配
られてレジスタ。

フリップフロップを制御し、アドレス展開のためのシー
ケンスが起動される。アドレス展開ファームウェアは主
記憶装置１内のアドレス変換テーブルを索引し実アドレ
スをめアドレス変換回路１６内に格納し、主記憶アクセ
ス要求を駆動する。主記憶装置１へのアドレスはアドレ
ス変換回路１６により変換された実アドレスが使用され
る。主記憶装置１は受付可能状態にあればアクセス要求
受付信号１１０をＩｌｌ　１１にする。このアクセス要
求受付信号１１０によりバスの専有権を中央処理装置２
が得てアドレス変換後の実アドレス１０３及びコマンド
１０４をそれぞれのバスに送出する。

主記憶装置１はコマンド１０７を解釈し、読出し要求で
あればデータ読出しを実行し、データが確定した時点で
データをデータ線１０８を通してデータバス１０２に送
出するとともに、データ取込み指示１１１を中央処理装
置２に返す。指示１１１を受けた中央処理装置２は主記
憶アクセス要求の源が中央処理装置２自身か入出力処理
装置３からのものかを主記憶アクセス制御回路６Ａ中の
応答制御回路２０で判断し、入出力処理装置３からの場
合は指示信号１１９を１１１１１にする。入出力処理装
置３は指示信号１１９が“１′になったのでコマンドレ
ジスタ１０の内容を解読し、読出しアクセスである事を
識別し、データバス１０２上の読出しデータを読出しデ
ータ線１１７を通して読出しレジスタ８に取込む機能を
働かせる。

以上説明した様に９本発明は入出力処理装置３内に独自
にアドレス変換機構を持つ事なく。

中央処理装置２内のアドレス変換機構を・・−ドウエア
サイクルスチールにより利用し、中央処理装置２のファ
ームウニアン−ケンスの中断を最小限におさえてアドレ
ス変換機構の共翁による性能低下を最小とするとともに
、所要のアドレスがアドレス変換機構内に格納されてい
ない場合には、中央処理装置のファームウェアによりア
ドレス展開を行う事によりハードウェアの増加を最小に
抑える事を可能としている。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図に示したアドレス変換機構のブロック図、
第３図は同じくアクセス制御回路のブロック図、第４図
は同じくシーケンス制御回路のブロック図である。 記号の説明＝１は主記憶装置、２は中央処理装置、３は
入出力処理装置、４はアドレス変換機構、５はシーケン
ス制御回路、　６Ａと６Ｂは（主記憶）アクセス制御回
路、７はデータ転送制御回路、８は読出しレジスタ、９
は書込みレジスタ、　１０はコマンドレジスタ、　１１
は仮想アドレスレジスタ、１２は仮想アドレスレジスタ
、１：３はコマンドレジスタ、１４と１５は選択回路、
１６はアドレス変換回路、１７．１８はフリップフロッ
プ。 １９は要求処理回路、２０は応答制御回路、２２は制御
記憶回路、２３はアドレス発生回路、２４はＲＤレジス
タをそれぞれあられしている。 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置、中央処理装置、および入出力処理装置
   が独立して配置され、バッファ記憶装置を含むアドレス
   変換機構を用いてアドレス変換を行うようにしたデータ
   処理装置において、前記アドレス変換機構が前記中央処
   理装置にのみ設けられており、前記入出力処理装置が前
   記中央処理装置にアドレス変換要求を送る手段を備えて
   おり、且つ前記アドレス変換を行う手段が。 前記アドレス変換要求を受け付けると該中央処理装置の
   ファームウェアの実行を抑止しハードウェアにより前記
   入出力処理装置のアドレス変換を行い、該ハードウェア
   によるアドレス変換において所要の仮想アドレスが前記
   アドレス変換機構に格納されていない場合には該中央処
   理装置の予め定められたファームウェアの実行を起動し
   、このファームウェアによりアドレス変換を行うように
   した手段であることを特徴とするデータ処理装置。