JP2719071B2

JP2719071B2 - タイミング制御信号発生回路

Info

Publication number: JP2719071B2
Application number: JP4109521A
Authority: JP
Inventors: 雅史久保
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-04-28
Filing date: 1992-04-28
Publication date: 1998-02-25
Anticipated expiration: 2013-02-25
Also published as: JPH05308262A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパルス幅が常に一定であ
る各種タイミング制御信号発生回路に関するものであ
る。

【０００２】

【従来の技術】各種タイミング制御信号の内、ＨＩＧＨ
レベルの期間あるいはＬＯＷレベルの期間が常に一定で
あるタイミング制御信号の発生回路は図３に示すような
回路構成が知られている。同図において、入力端子３０
にはクロック信号ＣＫが供給され８ビットカウンタ４
３，４４，Ｄフリップフロップ４５のクロック端子に入
力されている。

【０００３】入力端子３６にはある一定の周期を持った
ロード信号ＬＯＡＤが供給され、８ビットカウンタ４３
及び４４のロード信号入力端子ＬＤに入力されている。

【０００４】また、該８ビットカウンタ４３，４４の２
つのカウントイネーブル端子の内、ＣＥＴ端子は共に電
源に接続されている。そして、８ビットカウンタ４３の
リップルキャリー出力端子ＲＣはインバータ回路４６の
入力端子及びナンド回路４７の一方の入力端子に接続さ
れ、８ビットカウンタ４４のリップルキャリー出力端子
ＲＣはインバータ回路５４の入力端子に接続されてい
る。

【０００５】インバータ回路４６の出力端子は８ビット
カウンタ４３のもう１つのカウントイネーブル端子ＣＥ
Ｐ端子に接続され、インバータ回路４７の出力端子は８
ビットカウンタ４４のもう１つのカウントイネーブル端
子ＣＥＰ及びナンド回路４８の他方の入力端子に接続さ
れている。

【０００６】そして、該ナンド回路４８の出力端子はＤ
フリップフロップ４５のデータ入力端子に接続され、該
ＤフリップフロップのＱ出力は出力端子４２に接続され
ＯＵＴ信号として出力される。

【０００７】また、８ビットカウンタ４３のデータ入力
端子Ｐ０乃至Ｐ７においてはＰ７，Ｐ５は電源に，Ｐ６
はグランドに接続され、その他のＰ０乃至Ｐ４の５個の
入力については図３のように遅延調整用端子３７乃至４
１が接続され、夫々Ｙ０乃至Ｙ４の信号として各データ
入力端子に供給される。

【０００８】一方、８ビットカウンタ４４のデータ入力
端子Ｐ０乃至Ｐ７においてもＰ７は電源に，Ｐ６，Ｐ５
はグランドに接続され、その他のＰ０乃至Ｐ４について
は同じく図３のように遅延調整用入力端子３１乃至３５
が接続され、夫々Ｚ０乃至Ｚ４の信号として各データ入
力端子に供給される。

【０００９】次に、図４を用いて従来回路の動作につい
て説明する。従来回路は基本的にＬＯＷレベルの期間が
常に１０クロック分あるタイミング制御信号であり、ロ
ード信号の立ち下がりからこのＬＯＷレベルまでの遅延
量を遅延調整用端子３１乃至３５，３７乃至４１より設
定せしめるものである。

【００１０】まず、８ビットカウンタ４３のデータ入力
端子Ｐ７，Ｐ６，Ｐ５は１０１と固定されており、Ｐ４
乃至Ｐ０には入力端子４１乃至３７よりＹ４乃至Ｙ０と
して００１００が設定されている、即ち、全体としてＰ
７乃至Ｐ０は１０１００１００（１０進表記で「１６
４」）が設定されている。

【００１１】同様に、８ビットカウンタ５１のデータ入
力端子Ｐ７，Ｐ６，Ｐ５は１００で固定されており、Ｐ
４〜Ｐ０には入力端子３５〜３１よりＺ４〜Ｚ０として
１１０１０が設定されている、つまり、全体として１０
０１１０１０（１０進表記で「１５４」）が設定されて
いる。

【００１２】図４に示すように、入力端子３６より供給
されるロード信号ＬＯＡＤは１クロックの間ＬＯＷで、
その他はＨＩＧＨレベルのある一定周期を持ったパルス
である。ロード信号ＬＯＡＤがＬＯＷレベルの時８ビッ
トカウンタ４３，４４は共にロード機能として動作し、
入力端子３０より供給されるクロック信号ＣＫが立ち上
がると８ビットカウンタ４３の出力端子Ｑ０乃至Ｑ７に
は初期設定値である「１６４」（１０進表記）が、８ビ
ットカウンタ４４の出力端子Ｑ０乃至Ｑ７には「１５
４」（１０進表記）が夫々出力される。

【００１３】８ビットカウンタ４３，４４のリップルキ
ャリー出力は共に出力端子Ｑ０乃至Ｑ７がすべてＨＩＧ
Ｈレベルの時にＨＩＧＨレベルとなり、それ以外の時は
ＬＯＷレベルであるのでこの時は共にＬＯＷが出力され
る。

【００１４】そして、カウンタ４３のリップルキャリー
出力信号はインバータ４６により反転されＨＩＧＨとな
り、該カウンタ４３のもう１つのカウントイネーブル端
子ＣＥＰに供給される。また、該リップルキャリー出力
はナンド回路４８の一方の入力端子にも供給され、該リ
ップルキャリー出力がＬＯＷであることから該ナンド回
路４８の出力はＨＩＧＨとなり、Ｄフリップフロップ４
５のデータ入力端子に供給される。

【００１５】一方、カウンタ４４のリップルキャリー出
力信号はインバータ４７により反転されＨＩＧＨとな
り、該カウンタ４４のもう１つのカウントイネーブル端
子ＣＥＰ及びナンド回路４８の他方入力端子へ供給され
る。

【００１６】そして、端子３６より供給されるロード信
号ＬＯＡＤが図４に示すようなタイミングでＨＩＧＨに
なると、カウンタ４３及び４４は次のクロック信号の立
ち上がりからカウントアップ動作になり、またＤフリッ
プフロップ４５のＱ出力はこのクロック信号の立ち上が
りにより、該Ｄフリップフロップ５５のデータ入力端子
に供給されているＨＩＧＨレベルが出力され、出力端子
４２のＯＵＴ信号はＨＩＧＨとなる。

【００１７】以降、クロック信号ＣＫが立ち上がるごと
にこのカウントアップ動作はカウンタ４３の出力Ｑ０乃
至Ｑ７がすべてＨＩＧＨとなるまで続けられ、出力端子
４２のＯＵＴ信号もＨＩＧＨが保持される。そして、カ
ウンタ４３の出力Ｑ０乃至Ｑ７がすべてＨＩＧＨになる
と該カウンタ４３のリップルキャリー出力はＨＩＧＨと
なりナンド回路４８の一方入力端子に供給され、該ナン
ド回路４８の他方入力端子がＨＩＧＨであることから該
ナンド回路４８の出力はＬＯＷとなってＤフリップフロ
ップ４５のデータ入力端子に供給される（図４のＢ２の
出力波形参照）。

【００１８】また、このリップルキャリー出力信号は接
続されているインバータ４６により反転されてＬＯＷと
なり該カウンタ４３のカウントイネーブル端子ＣＥＰに
供給され該カウンタ４３はカウントストップ状態とな
り、リップルキャリー出力は、以後該カウンタ４３のロ
ード入力端子ＬＤにＬＯＷが供給されるまでクロックが
変化してもこのＨＩＧＨレベルが保持される（図４のＢ
０，反転Ｂ０の出力波形参照）。

【００１９】一方、カウンタ４４はこの時、出力Ｑ７乃
至Ｑ０が「２４５」（１０進表記）であることからカウ
ントアップ動作が続けられる。そして、次のクロック信
号ＣＫの立ち上がりがくるとＤフリップフロップ４５の
Ｑ出力はＬＯＷレベルとなり、出力端子４２のＯＵＴ信
号もＬＯＷレベルとなる。

【００２０】次に、カウンタ４３のリップルキャリー出
力がＨＩＧＨになってから１０クロック後、カウンタ４
４の出力Ｑ０乃至Ｑ７にはすべてＨＩＧＨが出力され、
該カウンタ４４のリップルキャリー出力もＨＩＧＨとな
る。そして、この信号がインバータ４７により反転され
ＬＯＷレベルとなり、ナンド回路４８の他方の入力端子
に供給され、該ナンド回路４８の出力はＨＩＧＨとなる
（図４のＢ１，反転Ｂ１，Ｂ２の出力波形参照）。ま
た、該インバータ４７のＬＯＷレベル出力は該カウンタ
４４のカウントイネーブル端子ＣＥＰに供給され、該カ
ウンタ４４はカウントストップ状態となり、該カウンタ
４４のリップルキャリー出力は、以後該カウンタ４４の
ロード入力端子ＬＤにＬＯＷが供給されるまでクロック
信号が変化してもＨＩＧＨレベルが保持される。

【００２１】そして、次のクロック信号ＣＫの立ち上が
りがくるとＤフリップフロップのＱ出力はＨＩＧＨレベ
ルとなり、出力端子４２のＯＵＴ信号もＨＩＧＨとな
る。上記で述べた出力端子４２のＯＵＴ信号の波形を表
したのが図４のタイミングチャートにおけるＯＵＴ２の
出力波形である。この波形より判るように、カウンタ４
３，４４がロード信号ＬＯＡＤによりロード機能として
動作するクロック信号ＣＫの立ち上がりよりカウントし
て９２クロック間ＨＩＧＨ，１０クロック間ＬＯＷレベ
ルで、以後次に入力端子３６よりＬＯＷレベルが供給さ
れ、カウンタ４３のリップルキャリー出力ＲＣが再びＬ
ＯＷ→ＨＩＧＨレベルに変化するまでＯＵＴ信号はＨＩ
ＧＨレベルを保持し続けるようなタイミング制御信号と
なる。

【００２２】次に、データ入力端子４１乃至３７より供
給されるＹ４乃至Ｙ０が０００００である時、即ち、カ
ウンタ４３のデータロード値が「１６０」（１０進表
記）である時は、カウンタ４４のデータ入力端子には１
０クロック間ＬＯＷレベルという条件があるため、入力
端子３５乃至３１より供給されるＺ４乃至Ｚ０は１０１
１０、即ち「１５０」（１０進表記）というデータが入
力されねばならない。

【００２３】そして、これらのロード値が入力された時
の動作も基本的には上述したような動作をし、その出力
波形を示したものが図４のタイミングチャートにおける
ＯＵＴ３の波形となる。このデータ設定時のＯＵＴ３の
出力信号は、カウンタ４３，４４がロード信号ＬＯＡＤ
によりロード機能として動作するクロック信号ＣＫの立
ち上がりよりカウントして９６クロック間ＨＩＧＨ，１
０クロック間ＬＯＷレベルで、以後ロード信号ＬＯＡＤ
にＬＯＷレベルが供給されるごとに上記動作を繰り返す
ようなタイミング制御信号となる。

【００２４】

【発明が解決しようとする課題】ところで、従来の遅延
制御回路においてはカウンタ４３及び４４には遅延調整
用端子が５本ずつあり、カウンタ４３においてはそのロ
ード値は「１６０〜１９１」，カウント４４においては
「１２８〜１５９」まで設定可能であるが、ＬＯＷパル
スの期間が常に１０クロック間必要であるという制約が
あるため、実際に制御できる遅延設定量はカウンタ４３
においては「１６０〜１６９」，カウンタ４４において
は「１５０〜１５９」までしか設定できず、遅延調整用
端子数に比べてその調整量が少なすぎるという課題があ
った。

【００２５】

【課題を解決するための手段】本発明は上記問題点に鑑
みて発明されたものであり、クロック信号が供給される
ｎビットカウンタと、該カウンタ回路のｎビット出力デ
ータとある定数を加算する加算器と、該ｎビットカウン
タのリップルキャリー出力と加算器のキャリー出力を入
力とする論理ゲートを有し、該ｎビットカウンタは外部
ロード信号によりその初期状態が設定され、かつｎビッ
トのデータ入力端子の内のｍビット分の端子を遅延制御
のための遅延調整端子としたタイミング信号発生回路を
提供するものであり、更に本発明では上記ｎビットカウ
ンタからのリップルキャリー出力を反転回路を介して上
記論理ゲートに供給するようにしたものである。

【００２６】

【作用】本発明は上記のように構成されるものであるか
ら、ｎビットカウンタを一方の遅延設定に使用するため
遅延調整用端子を大幅に削減でき、かつ遅延調整量もそ
のｎビットカウンタの調整可能量がそのまま使用でき
る。

【００２７】

【実施例】以下、本発明の一実施例を図面に従って詳細
に説明する。図１において入力端子１にはクロック信号
ＣＫが供給され、８ビットカウンタ１０及びＤフリップ
フロップ１４のクロック入力端子に接続されている。

【００２８】一方、入力端子２にはロード信号ＬＯＡＤ
が供給され、８ビットカウンタ１０のロード信号入力端
子ＬＤに接続されており、該８ビットカウンタ１０のカ
ウントイネーブル端子の内、端子ＣＥＴは電源に接続さ
れている。また、８ビットカウンタ１０のデータ入力端
子Ｐ０乃至Ｐ７の内、Ｐ７は電源に，Ｐ６，Ｐ５はグラ
ンドにその電圧レベルが固定され、Ｐ０乃至Ｐ４は図示
のように入力端子３乃至７より遅延調整用信号（Ｘ０乃
至Ｘ４）が供給される。

【００２９】また、該８ビットカウンタ１０の出力端子
Ｑ０乃至Ｑ７はキャリー信号出力のみ検出する加算器１
１のデータ入力端子Ａ０乃至Ａ７にＬＳＢ乃至ＭＳＢの
順で接続され、該加算器１１の他方のデータ入力端子Ｂ
７乃至Ｂ０はＭＳＢ乃至ＬＳＢの順で００００１０１１
（１０進表記で「１１」）に、また、キャリーイン入力
端子ＣＩＰはグランドにレベル固定されている。該加算
器１１のキャリービット出力端子ＣＯＵＴはナンド回路
１３の一方の入力端子に接続されている。

【００３０】そして、８ビットカウンタ１０のリップル
キャリー出力端子ＲＣはインバータ回路１２の入力端子
に接続され、該インバータ１２の出力端子は８ビットカ
ウンタ１０のもう１つのカウントイネーブル端子ＣＥＰ
とナンド回路１３の他方の入力端子に接続されている。
該ナンド回路１３の出力端子はＤフリップフロップ１４
のデータ入力端子に接続され、該Ｄフリップフロップ１
４のＱ出力は出力端子８にＯＵＴ信号として供給され
る。まず、８ビットカウンタ１０のデータ入力端子の
内、Ｐ７がＨＩＧＨ，Ｐ６，Ｐ５はＬＯＷに固定されて
おり、Ｐ４乃至Ｐ０の設定は入力端子７乃至３よりＸ４
〜Ｘ０の信号として１１０１０が供給され、従って、入
力端子Ｐ７乃至Ｐ０のデータ設定値は１００１１０１０
（１０進表記で「１５４」）に設定されている。

【００３１】入力端子２より供給されるロード信号ＬＯ
ＡＤは従来例と同様に１クロック間ＬＯＷレベルで、そ
の他はＨＩＧＨレベルのある一定の周期を持ったパルス
である。

【００３２】ロード信号ＬＯＡＤがＬＯＷレベルの時、
８ビットカウンタ１０はロード機能として動作し、入力
端子１より供給されるクロック信号ＣＫの立ち上がりに
より、該８ビットカウンタ１０の出力端子Ｑ７乃至Ｑ０
にはデータ入力端子Ｐ７乃至Ｐ０に設定されている１０
０１１０１０（１０進表記で「１５４」）が出力され
る。

【００３３】この時、該カウンタ１０のリップルキャリ
ー出力端子ＲＣは出力端子Ｑ０乃至Ｑ７がすべてＨＩＧ
Ｈレベルである時のみＨＩＧＨレベル（１０進表記で
「２５５」）となるので、このロード機能として上記
「１５４」が出力された場合にはＬＯＷレベルが出力さ
れインバータ１２の入力端子へ供給され、該インバータ
１２の出力はＨＩＧＨレベルとなり、該カウンタ１０の
もう１つのカウントイネーブル端子ＣＥＰ及びナンド回
路１３の他方入力端子へと供給される。

【００３４】一方、カウンタ１０の出力端子Ｑ７乃至Ｑ
０が入力端子Ａ７乃至Ａ０に接続されている加算器１１
は他方の入力端子Ｂ０乃至Ｂ７に供給されている「１
１」（１０進表記）と、該カウンタ１０の端子Ｑ７乃至
Ｑ０の出力「１５４」（１０進表記）と加算を行い、そ
の加算結果は「１６５」となる。

【００３５】ここで、加算器１１のキャリー出力ＣＯＵ
ＴはＡｉ＋Ｂｉ（ｉ＝０乃至７）の加算結果が「２５
６」（１０進表記）以上でＨＩＧＨとなり、加算結果が
「２５５」以下の時はＬＯＷレベルとなるので加算結果
が上記のように「１６５」の場合はＣＯＵＴはＬＯＷと
なる。そして、該加算器１１のリップルキャリー出力端
子ＣＯＵＴの出力はナンド回路１３の一方の入力端子に
接続されているため、該ナンド回路１３の出力はＨＩＧ
Ｈレベルとなる。

【００３６】次に、図２に示すタイミングチャートのよ
うに入力端子２より供給されるロード信号ＬＯＡＤがＨ
ＩＧＨレベルになるとカウンタ１０はカウントアップ機
能となり、次のクロック信号ＣＫの立ち上がりよりカウ
ントアップ動作を始める。また、このクロック信号の立
ち上がりによりＤフリップフロップ１４のＱ出力には、
該Ｄフリップフロップ１４のデータ入力端子に供給され
ているＨＩＧＨレベルの信号が出力され、出力端子８の
ＯＵＴ信号はＨＩＧＨレベルとなる。

【００３７】クロック信号ＣＫの立ち上がりがくるごと
にカウンタ１０のカウントアップ動作が続き、加算器１
１の加算結果もクロックが立ち上がるごとに１ずつ増加
するが、該加算器１１の加算結果が「２５６」以上にな
るまでは該加算器１１のキャリー出力端子ＣＯＵＴの出
力はＬＯＷレベルを保持し、かつカウンタ１０のリップ
ルキャリー出力端子ＲＣの出力も該カウンタ出力Ｑ０乃
至Ｑ７がすべてＨＩＧＨレベルになるまではＬＯＷレベ
ルを保持するため、出力端子８のＯＵＴ信号もＨＩＧＨ
レベルを保持し続ける。そして、カウントアップ動作が
続きカウンタ１０の出力端子Ｑ０乃至Ｑ７の出力が「２
４５」（１０進表記）になった時、加算器１１の加算結
果は「２５６」となり該加算器１１のキャリー出力端子
ＣＯＵＴの出力はＨＩＧＨレベルとなる。このキャリー
出力端子ＣＯＵＴの出力がＨＩＧＨレベルになったこと
により、ナンド回路１３の出力は２つの入力がともにＨ
ＩＧＨレベルであることからＬＯＷレベルとなり、Ｄフ
リップフロップ１４のデータ入力端子に供給される（図
２のＡ０，Ａ２の出力波形参照）。

【００３８】また、この時カウンタ１０の端子Ｑ０乃至
Ｑ７の出力はすべてＨＩＧＨレベルとなっていないの
で、該カウンタ１０のリップルキャリー出力端子ＲＣの
出力はＬＯＷレベルを保持し、カウントアップ動作が続
けられる。そして、次のクロック信号ＣＫの立ち上がり
によりＤフリップフロップ１４のＱ出力には、該Ｄフリ
ップフロップ１４のデータ入力端子に供給されているＬ
ＯＷレベルが出力され、出力端子８のＯＵＴ信号はＬＯ
Ｗレベルなり、以後入力端子２より供給されるロード信
号ＬＯＡＤにＬＯＷレベルがきてカウンタ１０がロード
機能動作となるまで加算器１１のキャリー出力端子ＣＯ
ＵＴの出力はＨＩＧＨレベルを保持し続ける。

【００３９】加算器１１のキャリー出力端子ＣＯＵＴの
出力がＨＩＧＨレベルになってから１０クロック後、カ
ウンタ１０の端子Ｑ０乃至Ｑ７の出力はすべてＨＩＧＨ
レベルとなり、該カウンタ１０のリップルキャリー出力
端子ＲＣもＨＩＧＨレベルとなる。そして、カウンタ１
０のリップルキャリー出力端子がＨＩＧＨレベルになる
とこの信号はインバータ１２により反転されてＬＯＷレ
ベルとなり、該カウンタ１０のカウントイネーブル端子
ＣＥＰに供給され、カウンタ１０は端子Ｑ０乃至Ｑ７の
出力及びリップルキャリー出力端子ＲＣのＨＩＧＨレベ
ルを保持したままカウントストップ状態となる。

【００４０】また、該インバータ１２の出力はナンド回
路１３の他方の入力端子に接続されていることから該ナ
ンド回路１３の出力はＨＩＧＨレベルとなり、Ｄフリッ
プフロップ１４のデータ入力端子に供給される（図２の
Ａ１，反転Ａ１，Ａ２の出力波形参照）。

【００４１】そして、次のクロック信号の立ち上がりで
Ｄフリップフロップ１４のＱ出力にはＨＩＧＨレベルが
出力され出力端子８のＯＵＴ信号はＨＩＧＨレベルとな
り、以後次に入力端子２より供給されるロード信号ＬＯ
ＡＤがＬＯＷレベルになり、カウンタ１０がロード機能
動作になるまで該カウンタ１０のカウントストップ状態
は保持され、また、ＯＵＴ信号も次に加算器１１のキャ
リー出力端子ＣＯＵＴの出力がＬＯＷからＨＩＧＨレベ
ルに変化するまでＨＩＧＨレベルが保持される。

【００４２】以上に述べたタイミング信号の出力波形を
表したのが図２のＯＵＴ０の波形であり、カウンタ１０
がロード信号ＬＯＡＤによりロード機能として動作する
クロック信号ＣＫからカウントして、９２クロック間Ｈ
ＩＧＨ，１０クロック間ＬＯＷレベルとなるようなタイ
ミング制御信号となる。

【００４３】次に、入力端子７乃至３より供給されるＸ
４乃至Ｘ０が１０１１０、即ちカウンタ１０のデータ入
力端子Ｐ７乃至Ｐ０に１００１０１１０（１０進表記で
「１５０」）が設定されている場合にもその回路動作は
基本的に上記で説明したものと同じ動作をし、その出力
波形を示したものが図２のタイミングチャートのＯＵＴ
１であり、この場合はカウンタ１０がロード信号ＬＯＡ
Ｄによりロード機能として動作するクロック信号ＣＫの
立ち上がりよりカウントして９６クロック間ＨＩＧＨ，
１０クロック間ＬＯＷレベルで、以後次のロード信号に
ＬＯＷレベルが供給され加算器１１のキャリー出力端子
ＣＯＵＴがＬＯＷ→ＨＩＧＨに変化するまでＨＩＧＨレ
ベルを保持するタイミング制御信号となり、従来回路と
全く同じ動作を実現できる。

【００４４】また、加算器１１のＢ０乃至Ｂ７の入力端
子に供給される定数を変えることによってＬＯＷパルス
の幅を１０クロックに限らず、さまざまなパルス幅に変
化させることができるのはいうまでもない。

【００４５】

【発明の効果】本発明は上述のように構成されるもので
あるから、遅延調整用端子が従来の半分の数（実施例で
は従来の１０本に対し５本）で済み、しかも、かつ遅延
調整量も従来では１０クロック間ＬＯＷレベルが必要と
いう条件のためにカウンタのデータ設定値もかなり制約
されていたが、本発明回路においてはその調整量はＬＯ
Ｗレベルのパルス幅を変えることなくｎビットカウンタ
の設定可能なデータ量がそのまま使用でき、かつ遅延調
整量は大幅に増加させることが可能となり特にＬＳＩ化
する際にはピン数を大幅に削減できることになり、また
加算器もキャリー出力のみに必要な論理ゲートだけで構
成すればゲート数も大幅に削減され、高集積化にも大変
有効なものとなる。

【図面の簡単な説明】

【図１】本発明に係るタイミング制御信号発生回路の
一実施例を示すブロック的電気回路図。

【図２】本発明に係るタイミング制御信号発生回路の
動作説明に供された波形図。

【図３】従来のタイミング制御信号発生回路を示すブ
ロック的電気回路図。

【図４】従来のタイミング制御信号発生回路の動作説
明に供された波形図。

【符号の説明】

１０８ビットカウンタ１１加算器１２インバータ回路１３ナンド回路

Claims

(57)【特許請求の範囲】

【請求項１】クロック信号を受けこれをカウントする
ｎビットカウンタ回路と、該ｎビットカウンタのｎビット出力データと或る定数を
加算する加算器と、上記ｎビットカウンタのリップルキャリー出力と上記加
算器のキャリー出力信号を入力とする論理ゲートとを有
し、上記ｎビットカウンタは外部ロード信号によりその初期
状態が設定され、かつｎビットのデータ入力端子の内の
ｍビット分の端子を遅延制御のための遅延調整端子とし
たことを特徴とするタイミング制御信号発生回路。
【請求項２】上記論理ゲートはその一方の端子に受け
る上記ｎビットカウンタからのリップルキャリー出力を
反転回路を介して受けるようにして成る請求項１に記載
されたタイミング制御信号発生回路。