JPS6328368B2 - - Google Patents
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- JPS6328368B2 JPS6328368B2 JP9224180A JP9224180A JPS6328368B2 JP S6328368 B2 JPS6328368 B2 JP S6328368B2 JP 9224180 A JP9224180 A JP 9224180A JP 9224180 A JP9224180 A JP 9224180A JP S6328368 B2 JPS6328368 B2 JP S6328368B2
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- counter
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は分周回路に関するもので、簡単な構成
によつてクロツク信号を整数Ｎ（Ｎ≧３）分の２
に分周する分周回路を提供することを目的とする
ものである。
によつてクロツク信号を整数Ｎ（Ｎ≧３）分の２
に分周する分周回路を提供することを目的とする
ものである。
以下、図示する実施例によつてその構成等を詳
細に説明する。
細に説明する。
第１図は本発明による分周回路の一実施例の基
本的構成を示す回路図である。図において、PG
はクロツクパルス信号源、CNTAはｎビツトの第
１のカウンタ、CNTBはｎビツトの第２のカウン
タ、CKAはクロツクパルス信号源PGからのクロ
ツクパルス信号ioを入力とする第１のカウンタ
CNTAのクロツク入力端子、CKBはクロツクパル
ス信号源PGからのクロツクパルス信号ioをイン
バータINVを介して入力とする第２のカウンタ
CNTBのクロツク入力端子、QA1，QA2……QAoは
第１のカウンタCNTAのデータ入力端子、QB1，
QB2……QBoは第２のカウンタCNTBのデータ入力
端子で、このデータ入力端子QA1およびQB1には
それぞれ最下位桁ビツトLSBのデータ入力DAお
よびDBが供給され、データ入力端子QAoおよび
QBoにはそれぞれ最上位桁ビツトMSBのデータ入
力DAおよびDBが供給されるように構成されてい
る。LOADAおよびLOADBはそれぞれ第１および
第２のカウンタCNTAおよびCNTBのロード端
子、COAおよびCOBはそれぞれ第１および第２の
カウンタCNTAおよびCNTBのリツプル・キヤ
リ・アウトプツトである。
本的構成を示す回路図である。図において、PG
はクロツクパルス信号源、CNTAはｎビツトの第
１のカウンタ、CNTBはｎビツトの第２のカウン
タ、CKAはクロツクパルス信号源PGからのクロ
ツクパルス信号ioを入力とする第１のカウンタ
CNTAのクロツク入力端子、CKBはクロツクパル
ス信号源PGからのクロツクパルス信号ioをイン
バータINVを介して入力とする第２のカウンタ
CNTBのクロツク入力端子、QA1，QA2……QAoは
第１のカウンタCNTAのデータ入力端子、QB1，
QB2……QBoは第２のカウンタCNTBのデータ入力
端子で、このデータ入力端子QA1およびQB1には
それぞれ最下位桁ビツトLSBのデータ入力DAお
よびDBが供給され、データ入力端子QAoおよび
QBoにはそれぞれ最上位桁ビツトMSBのデータ入
力DAおよびDBが供給されるように構成されてい
る。LOADAおよびLOADBはそれぞれ第１および
第２のカウンタCNTAおよびCNTBのロード端
子、COAおよびCOBはそれぞれ第１および第２の
カウンタCNTAおよびCNTBのリツプル・キヤ
リ・アウトプツトである。
そして、この第１のカウンタCNTAは第１のプ
リセツト信号が入力端子に与えられかつクロツク
パルス信号源PGからクロツク入力端子CKAにク
ロツクパルス信号ioを受け、このクロツクパル
ス信号ioの立上りまたは立下りの一方のタイミ
ングでクロツクパルス信号ioをカウントし、フ
ルカウントの度に第１のキヤリヤ信号を出力する
と共に、上記プリセツト信号をセツトし、このプ
リセツト信号により定まる第１のプリセツト値か
らフルカウント値までのカウントを繰返すように
構成され、第２のカウンタCNTBは上記第１のプ
リセツト値に関連したプリセツト値を与える第２
のプリセツト信号が入力端子に与えられかつクロ
ツクパルス信号源PGからクロツク入力端子CKB
にクロツクパルス信号ioを受け、上記第１のカ
ウンタCNTAのカウントタイミングと異なるクロ
ツクパルス信号ioの立上りまたは立下りの一方
のタイミングでクロツクパルス信号ioをカウン
トし、フルカウントの度に第２のキヤリヤ信号を
出力すると共に、上記第２のプリセツト信号は上
記第１のプリセツト信号がセツトされるのと同時
にセツトされるように構成されている。
リセツト信号が入力端子に与えられかつクロツク
パルス信号源PGからクロツク入力端子CKAにク
ロツクパルス信号ioを受け、このクロツクパル
ス信号ioの立上りまたは立下りの一方のタイミ
ングでクロツクパルス信号ioをカウントし、フ
ルカウントの度に第１のキヤリヤ信号を出力する
と共に、上記プリセツト信号をセツトし、このプ
リセツト信号により定まる第１のプリセツト値か
らフルカウント値までのカウントを繰返すように
構成され、第２のカウンタCNTBは上記第１のプ
リセツト値に関連したプリセツト値を与える第２
のプリセツト信号が入力端子に与えられかつクロ
ツクパルス信号源PGからクロツク入力端子CKB
にクロツクパルス信号ioを受け、上記第１のカ
ウンタCNTAのカウントタイミングと異なるクロ
ツクパルス信号ioの立上りまたは立下りの一方
のタイミングでクロツクパルス信号ioをカウン
トし、フルカウントの度に第２のキヤリヤ信号を
出力すると共に、上記第２のプリセツト信号は上
記第１のプリセツト信号がセツトされるのと同時
にセツトされるように構成されている。
ORは上記第１および第２のカウンタCNTA，
CNTBから第１のキヤリア信号と第２のキヤリア
信号とを受け、論理和信号を出力する論理回路
で、この論理回路ORから上記クロツクパルス信
号を整数Ｎ（Ｎ≧３）分の２に分周した信号を得
るように構成されている。
CNTBから第１のキヤリア信号と第２のキヤリア
信号とを受け、論理和信号を出力する論理回路
で、この論理回路ORから上記クロツクパルス信
号を整数Ｎ（Ｎ≧３）分の２に分周した信号を得
るように構成されている。
つぎにこの実施例の動作を第５図に示すタイム
チヤートを参照して説明する。ここで、第１のカ
ウンタCNTAはクロツク信号源PGからのクロツ
クパルス信号（以下、クロツクと略称する）io
の立上り時に、第２のカウンタCNTBはインバー
タINVを介してクロツクioの立下り時にそれぞ
れ動作するものとし、この各カウンタCNTA，
CNTBは、そのロード端子LOADA，LOADBが
「０」のときカウント値が「＋１」され、フルカ
ウント時のときはカウント値が全て「０」に戻
る。また、ロード端子LOADA，LOADBが「１」
のときそのデータ入力端子QAo〜QA1，QBo〜QB1
の状態がカウント値にロードされると共に、カウ
ント値がフルカウントのときリツプル・キヤリ・
アウトプツト端子、つまりリツプルキヤリCOA，
COBの出力は「１」になるものとする。
チヤートを参照して説明する。ここで、第１のカ
ウンタCNTAはクロツク信号源PGからのクロツ
クパルス信号（以下、クロツクと略称する）io
の立上り時に、第２のカウンタCNTBはインバー
タINVを介してクロツクioの立下り時にそれぞ
れ動作するものとし、この各カウンタCNTA，
CNTBは、そのロード端子LOADA，LOADBが
「０」のときカウント値が「＋１」され、フルカ
ウント時のときはカウント値が全て「０」に戻
る。また、ロード端子LOADA，LOADBが「１」
のときそのデータ入力端子QAo〜QA1，QBo〜QB1
の状態がカウント値にロードされると共に、カウ
ント値がフルカウントのときリツプル・キヤリ・
アウトプツト端子、つまりリツプルキヤリCOA，
COBの出力は「１」になるものとする。
しかして、第１のカウンタCNTAは、リツプル
キヤリ出力COAがロード端子LOADAに接続され
ており、クロツク信号源PGから第５図ａに示す
クロツクioが入力されると、その立上りのタイ
ミングでクロツクioをカウントし、カウント内
容が第５図ｂのようになる。このとき、該カウン
タCNTAはｎビツトカウンタから成るので、フル
カウント値は2n−１で表わされ、そのカウンタの
内容がフルカウント（2n−１）となると、第５図
ｃのようにリツプル・キヤリCOAが第１のキヤリ
ア信号として出力される。これによつて、ロード
端子LOADAが「１」となるので、データ入力端
子QAo〜QA1のデータ入力つまりプリセツト値DA
がロードされ、カウント値は、フルカウント後は
プリセツト値DAとなる（第５図ｂ）。すなわち、
リツプル・キヤリCOAは、第５図ｃに示すよう
に、クロツクioが2n−DA回入力されるごとに１
回出力される。したがつて、リツプル・キヤリ
COAの周波数COAは次のようになる。
キヤリ出力COAがロード端子LOADAに接続され
ており、クロツク信号源PGから第５図ａに示す
クロツクioが入力されると、その立上りのタイ
ミングでクロツクioをカウントし、カウント内
容が第５図ｂのようになる。このとき、該カウン
タCNTAはｎビツトカウンタから成るので、フル
カウント値は2n−１で表わされ、そのカウンタの
内容がフルカウント（2n−１）となると、第５図
ｃのようにリツプル・キヤリCOAが第１のキヤリ
ア信号として出力される。これによつて、ロード
端子LOADAが「１」となるので、データ入力端
子QAo〜QA1のデータ入力つまりプリセツト値DA
がロードされ、カウント値は、フルカウント後は
プリセツト値DAとなる（第５図ｂ）。すなわち、
リツプル・キヤリCOAは、第５図ｃに示すよう
に、クロツクioが2n−DA回入力されるごとに１
回出力される。したがつて、リツプル・キヤリ
COAの周波数COAは次のようになる。
COA＝io／2n−DA …(1)
それ故、第１のカウンタCNTAは、DA＝「０」
のときは2n回クロツクが来るごとにリツプル・キ
ヤリCOAが１回出るが、DA≠「０」のときは、
カウントが「０」からではなく、DAから開始さ
れることとなり、クロツクioが2n−DA個来ると
カウント値がフルカウントとなる。
のときは2n回クロツクが来るごとにリツプル・キ
ヤリCOAが１回出るが、DA≠「０」のときは、
カウントが「０」からではなく、DAから開始さ
れることとなり、クロツクioが2n−DA個来ると
カウント値がフルカウントとなる。
一方、第２のカウンタCNTBは、そのロード端
子LOADBに第１のカウンタCNTAのリツプル・
キヤリ出力COAが接続されているので、次のよう
な動作となる。このカウンタCNTBは、リツプ
ル・キヤリCOAの出力が「１」となると（第５図
ｃ）、そのときのクロツクioの立下がりのタイミ
ングで、第５図ｄに示すようにデータ入力端子
QBo〜QB1のデータ入力つまりプリセツト値DBを
ロードし、そのカウント内容はプリセツト値DB
となる。その後、クロツクioの立下りごとにカ
ウント値がカウントアツプされ（第５図ｄ）、そ
のカウント値がフルカウント（2n−１）になる
と、第５図ｅに示すようにリツプル・キヤリCOB
が発生する。ただし、フルカウントになる前に第
１のカウンタCNTAのリツプル・キヤリCOAが発
生すると、第２のカウンタCNTBはフルカウント
にならないので、そのリツプル・キヤリCOBは発
生しなくなつてしまう。すなわち、リツプル・キ
ヤリCOBが発生するためには、リツプル・キヤリ
COAが発生する前にカウンタCNTBがフルカウン
トとなる必要がある。これを数式で表わすと、 COA発生後次のCOAが発生するまで の入力クロツク数＞COA発生後COB が発生するまでの入力クロツク数 2n−DA＞2n−DB …(2) となる。
子LOADBに第１のカウンタCNTAのリツプル・
キヤリ出力COAが接続されているので、次のよう
な動作となる。このカウンタCNTBは、リツプ
ル・キヤリCOAの出力が「１」となると（第５図
ｃ）、そのときのクロツクioの立下がりのタイミ
ングで、第５図ｄに示すようにデータ入力端子
QBo〜QB1のデータ入力つまりプリセツト値DBを
ロードし、そのカウント内容はプリセツト値DB
となる。その後、クロツクioの立下りごとにカ
ウント値がカウントアツプされ（第５図ｄ）、そ
のカウント値がフルカウント（2n−１）になる
と、第５図ｅに示すようにリツプル・キヤリCOB
が発生する。ただし、フルカウントになる前に第
１のカウンタCNTAのリツプル・キヤリCOAが発
生すると、第２のカウンタCNTBはフルカウント
にならないので、そのリツプル・キヤリCOBは発
生しなくなつてしまう。すなわち、リツプル・キ
ヤリCOBが発生するためには、リツプル・キヤリ
COAが発生する前にカウンタCNTBがフルカウン
トとなる必要がある。これを数式で表わすと、 COA発生後次のCOAが発生するまで の入力クロツク数＞COA発生後COB が発生するまでの入力クロツク数 2n−DA＞2n−DB …(2) となる。
よつて
DB＞DA …(3)
となる。ここで、データ入力DA，DBは共に整数
であるので、上記(3)式は DB≧DA＋１ …(4) と等価となる。
であるので、上記(3)式は DB≧DA＋１ …(4) と等価となる。
また、リツプル・キヤリCOBが発生してから、
リツプル・キヤリCOAが発生するまでの間には、
第２のカウンタCNTBはフルカウントにはならな
いので、このリツプル・キヤリCOBはリツプル・
キヤリCOAの発生後、１回しか発生しない。つま
り、各リツプル・キヤリCOA，COBの前後関係は
第５図ｃおよびｅのようになる。したがつて、第
１および第２のカウンタCNTA，CNTBから出力
されるリツプル・キヤリCOA，COBの論理和をと
る論理回路ORの出力、いわゆる分周出力をputと
すると（第５図）、これは、各リツプル・キヤ
リCOAとCOBとの論理和つまりリツプル・キヤリ
COAの２倍の周波数となり、次式で表わされる。
リツプル・キヤリCOAが発生するまでの間には、
第２のカウンタCNTBはフルカウントにはならな
いので、このリツプル・キヤリCOBはリツプル・
キヤリCOAの発生後、１回しか発生しない。つま
り、各リツプル・キヤリCOA，COBの前後関係は
第５図ｃおよびｅのようになる。したがつて、第
１および第２のカウンタCNTA，CNTBから出力
されるリツプル・キヤリCOA，COBの論理和をと
る論理回路ORの出力、いわゆる分周出力をputと
すると（第５図）、これは、各リツプル・キヤ
リCOAとCOBとの論理和つまりリツプル・キヤリ
COAの２倍の周波数となり、次式で表わされる。
put≧COA×２＝io／2n−DA×２ …(5)
ここで、カウンタCNTAは、入力クロツクioを
2n−DA個ごとにカウントするため、その2n−DA
を分周比Ｎ（ただし、３≦Ｎ≦2n）とすると、上
記(5)式は put＝２／Ｎ・io …(6) となる。
2n−DA個ごとにカウントするため、その2n−DA
を分周比Ｎ（ただし、３≦Ｎ≦2n）とすると、上
記(5)式は put＝２／Ｎ・io …(6) となる。
また、第１および第２のカウンタCNTA，
CNTBがバイナリ・カウンタの場合、その各リツ
プル・キヤリCOA，COBの出力条件は、実用上、
次のようにして決められる。すなわち、一方のリ
ツプル・キヤリCOAがパルス状になる条件は、 DA≦2n−２ …(7) となる。これは、もしDA＝2n−１（フルカウント
値）だとリツプル・キヤリCOAが「１」になり続
け、パルス状にならないためである。また、他方
のリツプル・キヤリCOBがパルス状になる条件
は、前述のCOAと同様に DB≦2n−２ …(8) となる。それ故、上記(4)式、(8)式より DA＋１≦DB≦2n−２ …(9) となる。また、上記(4)，(8)式の両辺を足すと、 DA＋DB＋１≦DB＋2n−２ DA＋１≦2n−２ …(10) ∴DA≦2n−３ …(11) となる。よつて、DAは正の整数なので、上記(11)
式は ０≦DA≦2n−３ …(12) となる。
CNTBがバイナリ・カウンタの場合、その各リツ
プル・キヤリCOA，COBの出力条件は、実用上、
次のようにして決められる。すなわち、一方のリ
ツプル・キヤリCOAがパルス状になる条件は、 DA≦2n−２ …(7) となる。これは、もしDA＝2n−１（フルカウント
値）だとリツプル・キヤリCOAが「１」になり続
け、パルス状にならないためである。また、他方
のリツプル・キヤリCOBがパルス状になる条件
は、前述のCOAと同様に DB≦2n−２ …(8) となる。それ故、上記(4)式、(8)式より DA＋１≦DB≦2n−２ …(9) となる。また、上記(4)，(8)式の両辺を足すと、 DA＋DB＋１≦DB＋2n−２ DA＋１≦2n−２ …(10) ∴DA≦2n−３ …(11) となる。よつて、DAは正の整数なので、上記(11)
式は ０≦DA≦2n−３ …(12) となる。
このように、本実施例によると、第１のｎビツ
トカウンタCNTAは、データ入力DAのプリセツ
ト値→フルカウント（2n−１）間のカウント動作
を繰返し（第５図ｃ）、また、第２のｎビツトカ
ウンタCNTBは、データ入力DB（プリセツト値）
→フルカウント（2n−１）→ゼロカウント→プリ
セツト値間のカウント動作を繰返す（第５図ｄ）。
そして、これらカウンタCNTA，CNTBからそれ
ぞれ出力されるリツプル・キヤリCOA，COBの論
理和出力を論理回路ORで取り出すことにより、
この論理回路ORからクロツクioをＮ（３≦Ｎ≦
2n）分の２に分周した信号を得ることができる。
したがつて、例えば、6.67MHzを得るのに、原発
振に20MHzを用い、1/3分周より、10MHzの原発
振を2/3分周する方が、発振回路の動作が安定と
なり、また、低消費電力となり、かつ低ノイズと
なるなどの点から望ましい。
トカウンタCNTAは、データ入力DAのプリセツ
ト値→フルカウント（2n−１）間のカウント動作
を繰返し（第５図ｃ）、また、第２のｎビツトカ
ウンタCNTBは、データ入力DB（プリセツト値）
→フルカウント（2n−１）→ゼロカウント→プリ
セツト値間のカウント動作を繰返す（第５図ｄ）。
そして、これらカウンタCNTA，CNTBからそれ
ぞれ出力されるリツプル・キヤリCOA，COBの論
理和出力を論理回路ORで取り出すことにより、
この論理回路ORからクロツクioをＮ（３≦Ｎ≦
2n）分の２に分周した信号を得ることができる。
したがつて、例えば、6.67MHzを得るのに、原発
振に20MHzを用い、1/3分周より、10MHzの原発
振を2/3分周する方が、発振回路の動作が安定と
なり、また、低消費電力となり、かつ低ノイズと
なるなどの点から望ましい。
第２図は本発明の一実施例の具体的構成を示す
回路図である。第２図において第１図と同一符号
のものは相当部分を示し、QA，QB，QC，QDはプ
リセツト信号が印加される入力端子、CLRはク
リア端子、ＰおよびＴはカウント動作制御端子、
すなわちイネーブル端子であり、INV1，INV2は
インバータである。
回路図である。第２図において第１図と同一符号
のものは相当部分を示し、QA，QB，QC，QDはプ
リセツト信号が印加される入力端子、CLRはク
リア端子、ＰおよびＴはカウント動作制御端子、
すなわちイネーブル端子であり、INV1，INV2は
インバータである。
この第２図に示す実施例においては、第１およ
び第２のカウンタCNTA，CNTBは、共に、クリ
ア端子CLR＝「０」、イネーブル端子 Ｐ＝Ｔ＝
「１」なので、クリアさせず、かつカウントをス
トツプさせない４ビツトのフリーランニングカウ
ンタで、第１のカウンタCNTAはデータ入力DA
＝プリセツト値→フルカウント値間を、また、第
２のカウンタCNTBはデータ入力DB＝プリセツト
値→フルカウント→ゼロカウント→セツト値間を
繰返すことにより、前述した第１図のものと同様
の作用，効果を得ることができる。例えば、第１
のカウンタCNTAのパラレルデータを（QD，QC，
QB，QA）＝（「１」，「０」，「０」，「１」），すな
わち
データ入力DAをDA＝13とし、第２のカウンタ
CNTBのパラレルデータを（QD，QC，QB，QA）＝
（「１」，「１」，「０」，「０」），すなわちデータ
入力
DBをDB＝12とした場合、第３図に示すように、
第１のカウンタCNTAは、９（1001）→15（1111）
から９に戻り、また、第２のカウンタCNTBは、
12（1100）→15（1111），０，１，２から12に戻る
ように動作する。したがつて、データ入力DA＝
９，データ入力DB＝12で、共に前述の式(9)，式
(12)を満足しており、式(5)より put＝２／24−９・io＝２／７・io を得ることができる。
び第２のカウンタCNTA，CNTBは、共に、クリ
ア端子CLR＝「０」、イネーブル端子 Ｐ＝Ｔ＝
「１」なので、クリアさせず、かつカウントをス
トツプさせない４ビツトのフリーランニングカウ
ンタで、第１のカウンタCNTAはデータ入力DA
＝プリセツト値→フルカウント値間を、また、第
２のカウンタCNTBはデータ入力DB＝プリセツト
値→フルカウント→ゼロカウント→セツト値間を
繰返すことにより、前述した第１図のものと同様
の作用，効果を得ることができる。例えば、第１
のカウンタCNTAのパラレルデータを（QD，QC，
QB，QA）＝（「１」，「０」，「０」，「１」），すな
わち
データ入力DAをDA＝13とし、第２のカウンタ
CNTBのパラレルデータを（QD，QC，QB，QA）＝
（「１」，「１」，「０」，「０」），すなわちデータ
入力
DBをDB＝12とした場合、第３図に示すように、
第１のカウンタCNTAは、９（1001）→15（1111）
から９に戻り、また、第２のカウンタCNTBは、
12（1100）→15（1111），０，１，２から12に戻る
ように動作する。したがつて、データ入力DA＝
９，データ入力DB＝12で、共に前述の式(9)，式
(12)を満足しており、式(5)より put＝２／24−９・io＝２／７・io を得ることができる。
なお、ここでは、第１および第２のカウンタ
CNTA，CNTBとして、 シンクロナス・４ビツト・バイナリ・カウン
タ パラレル・データ・ロード機能付 シンクロナス・ロード の条件を持つものを想定して説明している。その
具体例としては、米国TI社製SN74LS163などが
ある。
CNTA，CNTBとして、 シンクロナス・４ビツト・バイナリ・カウン
タ パラレル・データ・ロード機能付 シンクロナス・ロード の条件を持つものを想定して説明している。その
具体例としては、米国TI社製SN74LS163などが
ある。
第４図は第２図に示す実施例の回路における第
１のカウンタCNTAのパラレルデータを（QD，
QC，QB，QA）＝（「１」，「１」，「０」，「１」）、
すな
わちデータ入力DAをDA＝13とし、また第２のカ
ウンタCNTBのパラレルデータを（QD，QC，QB，
QA）＝（「１」，「１」，「１」，「０」）、すなわち
デー
タ入力DBをDB＝14とした場合の一例を第３図お
よび第５図相当の動作説明タイミング・チヤート
である。なお、図中「１」はハイレベルを示し、
「０」はローレベルを示す。
１のカウンタCNTAのパラレルデータを（QD，
QC，QB，QA）＝（「１」，「１」，「０」，「１」）、
すな
わちデータ入力DAをDA＝13とし、また第２のカ
ウンタCNTBのパラレルデータを（QD，QC，QB，
QA）＝（「１」，「１」，「１」，「０」）、すなわち
デー
タ入力DBをDB＝14とした場合の一例を第３図お
よび第５図相当の動作説明タイミング・チヤート
である。なお、図中「１」はハイレベルを示し、
「０」はローレベルを示す。
したがつて、この場合においても、データ入力
DA＝13，QB＝14は前述の式(9)，式(12)を満足して
おり、式(5)に代入すると、 put＝２／24−13・io＝２／３・io が得られる。
DA＝13，QB＝14は前述の式(9)，式(12)を満足して
おり、式(5)に代入すると、 put＝２／24−13・io＝２／３・io が得られる。
なお、上記第１図および第２図に示す実施例に
おいては、第２のカウンタCNTBにはインバータ
を介してクロツクパルス信号ioを反転して入力
しているが、これは第１および第２のカウンタ
CNTA，CNTBのタイミングがずれていればよい
ので、デレイ回路に代替してもよいし、また、第
１のカウンタCNTAが立上りで動作し、第２のカ
ウンタCNTBが立下りで動作するものであれば、
インバータもデレイ回路も不要である。
おいては、第２のカウンタCNTBにはインバータ
を介してクロツクパルス信号ioを反転して入力
しているが、これは第１および第２のカウンタ
CNTA，CNTBのタイミングがずれていればよい
ので、デレイ回路に代替してもよいし、また、第
１のカウンタCNTAが立上りで動作し、第２のカ
ウンタCNTBが立下りで動作するものであれば、
インバータもデレイ回路も不要である。
また、第２のカウンタCNTBからのキヤリア信
号が第１のカウンタCNTAのキヤリア信号の周期
の丁度真中の位置に来るようにするには、第１お
よび第２のカウンタCNTA，CNTBの入力端子に
与えられるデータ入力DAとDBの関係を特定の関
係に設定することにより、達成することもでき
る。
号が第１のカウンタCNTAのキヤリア信号の周期
の丁度真中の位置に来るようにするには、第１お
よび第２のカウンタCNTA，CNTBの入力端子に
与えられるデータ入力DAとDBの関係を特定の関
係に設定することにより、達成することもでき
る。
以上本発明をカウンタとしてバイナリ・カウン
タを用いた場合を例にとつて説明したが、本発明
はこれに限定されるものではなく、デケード・カ
ウンタでも用いることができる。ただし、この場
合には、前述の式(1)，式(2)は変わる。
タを用いた場合を例にとつて説明したが、本発明
はこれに限定されるものではなく、デケード・カ
ウンタでも用いることができる。ただし、この場
合には、前述の式(1)，式(2)は変わる。
そして、２進カウンタ，２進化８進カウンタ，
10進カウンタ，Gray Codeカウンタなど、カウ
ント態様はどうあつてもプリセツトとそのLoad
端子（機能）を有するものであれば使用すること
ができる。
10進カウンタ，Gray Codeカウンタなど、カウ
ント態様はどうあつてもプリセツトとそのLoad
端子（機能）を有するものであれば使用すること
ができる。
以上の説明から明らかなように、本発明によれ
ば、複雑な手段を用いることなく簡単な回路構成
によつてクロツク信号を整数Ｎ（Ｎ≧３）分の２
に分周した信号を得ることができるので、実用上
の効果は極めて大である。また、発振回路の動作
が安定となり、かつ低消費電力となり、さらに低
ノイズとなるという点においても極めて有効であ
る。
ば、複雑な手段を用いることなく簡単な回路構成
によつてクロツク信号を整数Ｎ（Ｎ≧３）分の２
に分周した信号を得ることができるので、実用上
の効果は極めて大である。また、発振回路の動作
が安定となり、かつ低消費電力となり、さらに低
ノイズとなるという点においても極めて有効であ
る。
第１図は本発明による分周回路の一実施例の基
本的構成を示す回路図、第２図は本発明の一実施
例の具体的構成を示す回路図、第３図および第４
図は第２図に示す実施例の動作説明に供するタイ
ムチヤート、第５図は第１図に示す実施例の動作
説明に供するタイムチヤートである。 CNTA，CNTB……カウンタ、PG……クロツ
クパルス信号源、CKA，CKB……クロツク入力端
子、QA1〜QAo，QB1〜QBo……データ入力端子、
OR……論理回路。
本的構成を示す回路図、第２図は本発明の一実施
例の具体的構成を示す回路図、第３図および第４
図は第２図に示す実施例の動作説明に供するタイ
ムチヤート、第５図は第１図に示す実施例の動作
説明に供するタイムチヤートである。 CNTA，CNTB……カウンタ、PG……クロツ
クパルス信号源、CKA，CKB……クロツク入力端
子、QA1〜QAo，QB1〜QBo……データ入力端子、
OR……論理回路。
Claims (1)
- １ 第１のプリセツト信号が入力端子に与えられ
かつクロツクパルス信号源からクロツク入力端子
にクロツクパルス信号を受け、このクロツクパル
ス信号の立上りまたは立下りの一方のタイミング
でクロツクパルス信号をカウントし、フルカウン
トの度に第１のキヤリア信号を出力すると共に、
前記第１のプリセツト信号をセツトし、このプリ
セツト信号により定まる第１のプリセツト値から
フルカウント値までのカウントを繰返す第１のカ
ウンタと、前記第１のプリセツト値に関連したプ
リセツト値を与える第２のプリセツト信号が入力
端子に与えられかつ前記クロツクパルス信号源か
らクロツク入力端子にクロツクパルス信号を受
け、前記第１のカウンタのカウントタイミングと
異なるクロツクパルス信号の立上りまたは立下り
の一方のタイミングでクロツクパルス信号をカウ
ントし、フルカウントの度に第２のキヤリア信号
を出力すると共に、前記第２のプリセツト信号は
前記第１のプリセツト信号がセツトされるのと同
時にセツトされる第２のカウンタと、前記第１お
よび第２のカウンタから前記第１のキヤリア信号
と第２のキヤリア信号とを受け、論理和信号を出
力する論理回路とからなり、この論理回路から前
記クロツクパルス信号を整数Ｎ（Ｎ≧３）分の２
に分周した信号を得るようにしたことを特徴とす
る分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224180A JPS5718128A (en) | 1980-07-08 | 1980-07-08 | Frequency dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224180A JPS5718128A (en) | 1980-07-08 | 1980-07-08 | Frequency dividing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718128A JPS5718128A (en) | 1982-01-29 |
| JPS6328368B2 true JPS6328368B2 (ja) | 1988-06-08 |
Family
ID=14048932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9224180A Granted JPS5718128A (en) | 1980-07-08 | 1980-07-08 | Frequency dividing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5718128A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125039A (ja) * | 1982-12-30 | 1984-07-19 | Yamamoto Suiatsu Kogyosho:Kk | 複合圧潰試験方法 |
| JPS60121337U (ja) * | 1984-01-26 | 1985-08-16 | クラリオン株式会社 | 分周回路 |
| JPS61102819A (ja) * | 1984-10-24 | 1986-05-21 | Yokogawa Hokushin Electric Corp | ２／３分周回路 |
| US4975931A (en) * | 1988-12-19 | 1990-12-04 | Hughes Aircraft Company | High speed programmable divider |
| US5304938A (en) * | 1992-11-18 | 1994-04-19 | Gec Plessey Semiconductors, Inc. | Method and apparatus for providing a lower frequency signal with reference to a higher frequency signal |
| TW379293B (en) * | 1994-04-01 | 2000-01-11 | Ibm | Apparatus and method for generating a clock in a microprocessor |
-
1980
- 1980-07-08 JP JP9224180A patent/JPS5718128A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5718128A (en) | 1982-01-29 |
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