JP2719071B2

JP2719071B2 - Timing control signal generation circuit

Info

Publication number: JP2719071B2
Application number: JP4109521A
Authority: JP
Inventors: 雅史久保
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-04-28
Filing date: 1992-04-28
Publication date: 1998-02-25
Anticipated expiration: 2013-02-25
Also published as: JPH05308262A

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はパルス幅が常に一定であ
る各種タイミング制御信号発生回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to various timing control signal generating circuits having a constant pulse width.

【０００２】[0002]

【従来の技術】各種タイミング制御信号の内、ＨＩＧＨ
レベルの期間あるいはＬＯＷレベルの期間が常に一定で
あるタイミング制御信号の発生回路は図３に示すような
回路構成が知られている。同図において、入力端子３０
にはクロック信号ＣＫが供給され８ビットカウンタ４
３，４４，Ｄフリップフロップ４５のクロック端子に入
力されている。2. Description of the Related Art Among various timing control signals, HIGH
A circuit configuration as shown in FIG. 3 is known as a timing control signal generating circuit in which the level period or the LOW level period is always constant. In FIG.
Is supplied with a clock signal CK and an 8-bit counter 4
3, 44, are input to the clock terminal of the D flip-flop 45.

【０００３】入力端子３６にはある一定の周期を持った
ロード信号ＬＯＡＤが供給され、８ビットカウンタ４３
及び４４のロード信号入力端子ＬＤに入力されている。A load signal LOAD having a certain period is supplied to an input terminal 36, and an 8-bit counter 43 is provided.
And 44 are input to the load signal input terminal LD.

【０００４】また、該８ビットカウンタ４３，４４の２
つのカウントイネーブル端子の内、ＣＥＴ端子は共に電
源に接続されている。そして、８ビットカウンタ４３の
リップルキャリー出力端子ＲＣはインバータ回路４６の
入力端子及びナンド回路４７の一方の入力端子に接続さ
れ、８ビットカウンタ４４のリップルキャリー出力端子
ＲＣはインバータ回路５４の入力端子に接続されてい
る。[0004] Further, 2 of the 8-bit counters 43 and 44
Among the count enable terminals, the CET terminal is connected to the power supply. The ripple carry output terminal RC of the 8-bit counter 43 is connected to the input terminal of the inverter circuit 46 and one input terminal of the NAND circuit 47, and the ripple carry output terminal RC of the 8-bit counter 44 is connected to the input terminal of the inverter circuit 54. It is connected.

【０００５】インバータ回路４６の出力端子は８ビット
カウンタ４３のもう１つのカウントイネーブル端子ＣＥ
Ｐ端子に接続され、インバータ回路４７の出力端子は８
ビットカウンタ４４のもう１つのカウントイネーブル端
子ＣＥＰ及びナンド回路４８の他方の入力端子に接続さ
れている。The output terminal of the inverter circuit 46 is another count enable terminal CE of the 8-bit counter 43.
Connected to the P terminal and the output terminal of the inverter circuit 47 is
It is connected to another count enable terminal CEP of the bit counter 44 and the other input terminal of the NAND circuit 48.

【０００６】そして、該ナンド回路４８の出力端子はＤ
フリップフロップ４５のデータ入力端子に接続され、該
ＤフリップフロップのＱ出力は出力端子４２に接続され
ＯＵＴ信号として出力される。The output terminal of the NAND circuit 48 is D
The Q output of the D flip-flop is connected to the output terminal 42 and is output as an OUT signal.

【０００７】また、８ビットカウンタ４３のデータ入力
端子Ｐ０乃至Ｐ７においてはＰ７，Ｐ５は電源に，Ｐ６
はグランドに接続され、その他のＰ０乃至Ｐ４の５個の
入力については図３のように遅延調整用端子３７乃至４
１が接続され、夫々Ｙ０乃至Ｙ４の信号として各データ
入力端子に供給される。In the data input terminals P0 to P7 of the 8-bit counter 43, P7 and P5 are connected to the power supply,
Is connected to ground, and the other five inputs P0 to P4 are connected to the delay adjustment terminals 37 to 4 as shown in FIG.
1 are connected and supplied to the respective data input terminals as signals Y0 to Y4.

【０００８】一方、８ビットカウンタ４４のデータ入力
端子Ｐ０乃至Ｐ７においてもＰ７は電源に，Ｐ６，Ｐ５
はグランドに接続され、その他のＰ０乃至Ｐ４について
は同じく図３のように遅延調整用入力端子３１乃至３５
が接続され、夫々Ｚ０乃至Ｚ４の信号として各データ入
力端子に供給される。On the other hand, also at the data input terminals P0 to P7 of the 8-bit counter 44, P7 is used as a power source, and P6, P5
Are connected to the ground, and the other P0 to P4 are input terminals 31 to 35 for delay adjustment as shown in FIG.
Are connected and supplied to the respective data input terminals as signals of Z0 to Z4.

【０００９】次に、図４を用いて従来回路の動作につい
て説明する。従来回路は基本的にＬＯＷレベルの期間が
常に１０クロック分あるタイミング制御信号であり、ロ
ード信号の立ち下がりからこのＬＯＷレベルまでの遅延
量を遅延調整用端子３１乃至３５，３７乃至４１より設
定せしめるものである。Next, the operation of the conventional circuit will be described with reference to FIG. The conventional circuit is basically a timing control signal in which the LOW level period is always 10 clocks, and the amount of delay from the fall of the load signal to this LOW level is set by the delay adjustment terminals 31 to 35 and 37 to 41. Things.

【００１０】まず、８ビットカウンタ４３のデータ入力
端子Ｐ７，Ｐ６，Ｐ５は１０１と固定されており、Ｐ４
乃至Ｐ０には入力端子４１乃至３７よりＹ４乃至Ｙ０と
して００１００が設定されている、即ち、全体としてＰ
７乃至Ｐ０は１０１００１００（１０進表記で「１６
４」）が設定されている。First, the data input terminals P7, P6 and P5 of the 8-bit counter 43 are fixed at 101, and P4
00100 are set as Y4 to Y0 from input terminals 41 to 37 in P0 to P0.
7 to P0 are 10100100 (“16 in decimal notation”
4 ") is set.

【００１１】同様に、８ビットカウンタ５１のデータ入
力端子Ｐ７，Ｐ６，Ｐ５は１００で固定されており、Ｐ
４〜Ｐ０には入力端子３５〜３１よりＺ４〜Ｚ０として
１１０１０が設定されている、つまり、全体として１０
０１１０１０（１０進表記で「１５４」）が設定されて
いる。Similarly, the data input terminals P7, P6 and P5 of the 8-bit counter 51 are fixed at 100,
11010 is set to 4-P0 as Z4-Z0 from the input terminals 35-31, that is, 10 as a whole.
011010 (“154” in decimal notation) is set.

【００１２】図４に示すように、入力端子３６より供給
されるロード信号ＬＯＡＤは１クロックの間ＬＯＷで、
その他はＨＩＧＨレベルのある一定周期を持ったパルス
である。ロード信号ＬＯＡＤがＬＯＷレベルの時８ビッ
トカウンタ４３，４４は共にロード機能として動作し、
入力端子３０より供給されるクロック信号ＣＫが立ち上
がると８ビットカウンタ４３の出力端子Ｑ０乃至Ｑ７に
は初期設定値である「１６４」（１０進表記）が、８ビ
ットカウンタ４４の出力端子Ｑ０乃至Ｑ７には「１５
４」（１０進表記）が夫々出力される。As shown in FIG. 4, the load signal LOAD supplied from the input terminal 36 is LOW for one clock.
Others are high level pulses having a certain period. When the load signal LOAD is at the LOW level, the 8-bit counters 43 and 44 both operate as a load function,
When the clock signal CK supplied from the input terminal 30 rises, "164" (decimal notation), which is the initial setting value, is output to the output terminals Q0 to Q7 of the 8-bit counter 43, and the output terminals Q0 to Q7 of the 8-bit counter 44. "15
4 "(decimal notation) is output.

【００１３】８ビットカウンタ４３，４４のリップルキ
ャリー出力は共に出力端子Ｑ０乃至Ｑ７がすべてＨＩＧ
Ｈレベルの時にＨＩＧＨレベルとなり、それ以外の時は
ＬＯＷレベルであるのでこの時は共にＬＯＷが出力され
る。The output terminals Q0 to Q7 of the 8-bit counters 43 and 44 all have the HIG level.
When the signal is at the H level, the signal is at the HIGH level. At other times, the signal is at the LOW level.

【００１４】そして、カウンタ４３のリップルキャリー
出力信号はインバータ４６により反転されＨＩＧＨとな
り、該カウンタ４３のもう１つのカウントイネーブル端
子ＣＥＰに供給される。また、該リップルキャリー出力
はナンド回路４８の一方の入力端子にも供給され、該リ
ップルキャリー出力がＬＯＷであることから該ナンド回
路４８の出力はＨＩＧＨとなり、Ｄフリップフロップ４
５のデータ入力端子に供給される。Then, the ripple carry output signal of the counter 43 is inverted by the inverter 46 to become HIGH, and is supplied to another count enable terminal CEP of the counter 43. The ripple carry output is also supplied to one input terminal of a NAND circuit 48. Since the ripple carry output is LOW, the output of the NAND circuit 48 becomes HIGH, and the D flip-flop 4
5 data input terminals.

【００１５】一方、カウンタ４４のリップルキャリー出
力信号はインバータ４７により反転されＨＩＧＨとな
り、該カウンタ４４のもう１つのカウントイネーブル端
子ＣＥＰ及びナンド回路４８の他方入力端子へ供給され
る。On the other hand, the ripple carry output signal of the counter 44 is inverted by the inverter 47 to be HIGH, and is supplied to another count enable terminal CEP of the counter 44 and the other input terminal of the NAND circuit 48.

【００１６】そして、端子３６より供給されるロード信
号ＬＯＡＤが図４に示すようなタイミングでＨＩＧＨに
なると、カウンタ４３及び４４は次のクロック信号の立
ち上がりからカウントアップ動作になり、またＤフリッ
プフロップ４５のＱ出力はこのクロック信号の立ち上が
りにより、該Ｄフリップフロップ５５のデータ入力端子
に供給されているＨＩＧＨレベルが出力され、出力端子
４２のＯＵＴ信号はＨＩＧＨとなる。When the load signal LOAD supplied from the terminal 36 becomes HIGH at the timing shown in FIG. 4, the counters 43 and 44 start counting up from the next rising edge of the clock signal, and the D flip-flop 45 In response to the rise of the clock signal, the HIGH level of the Q output supplied to the data input terminal of the D flip-flop 55 is output, and the OUT signal of the output terminal 42 becomes HIGH.

【００１７】以降、クロック信号ＣＫが立ち上がるごと
にこのカウントアップ動作はカウンタ４３の出力Ｑ０乃
至Ｑ７がすべてＨＩＧＨとなるまで続けられ、出力端子
４２のＯＵＴ信号もＨＩＧＨが保持される。そして、カ
ウンタ４３の出力Ｑ０乃至Ｑ７がすべてＨＩＧＨになる
と該カウンタ４３のリップルキャリー出力はＨＩＧＨと
なりナンド回路４８の一方入力端子に供給され、該ナン
ド回路４８の他方入力端子がＨＩＧＨであることから該
ナンド回路４８の出力はＬＯＷとなってＤフリップフロ
ップ４５のデータ入力端子に供給される（図４のＢ２の
出力波形参照）。Thereafter, each time the clock signal CK rises, this count-up operation is continued until all the outputs Q0 to Q7 of the counter 43 become HIGH, and the OUT signal of the output terminal 42 is also kept HIGH. When all the outputs Q0 to Q7 of the counter 43 become HIGH, the ripple carry output of the counter 43 becomes HIGH and is supplied to one input terminal of the NAND circuit 48, and the other input terminal of the NAND circuit 48 is HIGH. The output of the NAND circuit 48 becomes LOW and is supplied to the data input terminal of the D flip-flop 45 (see the output waveform of B2 in FIG. 4).

【００１８】また、このリップルキャリー出力信号は接
続されているインバータ４６により反転されてＬＯＷと
なり該カウンタ４３のカウントイネーブル端子ＣＥＰに
供給され該カウンタ４３はカウントストップ状態とな
り、リップルキャリー出力は、以後該カウンタ４３のロ
ード入力端子ＬＤにＬＯＷが供給されるまでクロックが
変化してもこのＨＩＧＨレベルが保持される（図４のＢ
０，反転Ｂ０の出力波形参照）。The ripple carry output signal is inverted by the connected inverter 46 and becomes LOW, and is supplied to the count enable terminal CEP of the counter 43, so that the counter 43 is in the count stop state. This HIGH level is maintained even if the clock changes until LOW is supplied to the load input terminal LD of the counter 43 (B in FIG. 4).
0, see output waveform of inverted B0).

【００１９】一方、カウンタ４４はこの時、出力Ｑ７乃
至Ｑ０が「２４５」（１０進表記）であることからカウ
ントアップ動作が続けられる。そして、次のクロック信
号ＣＫの立ち上がりがくるとＤフリップフロップ４５の
Ｑ出力はＬＯＷレベルとなり、出力端子４２のＯＵＴ信
号もＬＯＷレベルとなる。On the other hand, at this time, since the outputs Q7 to Q0 are "245" (decimal notation), the counter 44 continues the count-up operation. Then, when the next rising of the clock signal CK comes, the Q output of the D flip-flop 45 becomes LOW level, and the OUT signal of the output terminal 42 also becomes LOW level.

【００２０】次に、カウンタ４３のリップルキャリー出
力がＨＩＧＨになってから１０クロック後、カウンタ４
４の出力Ｑ０乃至Ｑ７にはすべてＨＩＧＨが出力され、
該カウンタ４４のリップルキャリー出力もＨＩＧＨとな
る。そして、この信号がインバータ４７により反転され
ＬＯＷレベルとなり、ナンド回路４８の他方の入力端子
に供給され、該ナンド回路４８の出力はＨＩＧＨとなる
（図４のＢ１，反転Ｂ１，Ｂ２の出力波形参照）。ま
た、該インバータ４７のＬＯＷレベル出力は該カウンタ
４４のカウントイネーブル端子ＣＥＰに供給され、該カ
ウンタ４４はカウントストップ状態となり、該カウンタ
４４のリップルキャリー出力は、以後該カウンタ４４の
ロード入力端子ＬＤにＬＯＷが供給されるまでクロック
信号が変化してもＨＩＧＨレベルが保持される。Next, 10 clocks after the ripple carry output of the counter 43 becomes HIGH,
HIGH is output to all the outputs Q0 to Q7 of No. 4,
The ripple carry output of the counter 44 also becomes HIGH. Then, this signal is inverted by the inverter 47 to become LOW level and supplied to the other input terminal of the NAND circuit 48, and the output of the NAND circuit 48 becomes HIGH (see the output waveforms of B1, B1 and B2 in FIG. 4). ). Further, the LOW level output of the inverter 47 is supplied to the count enable terminal CEP of the counter 44, the counter 44 enters the count stop state, and the ripple carry output of the counter 44 is thereafter supplied to the load input terminal LD of the counter 44. The HIGH level is maintained even if the clock signal changes until LOW is supplied.

【００２１】そして、次のクロック信号ＣＫの立ち上が
りがくるとＤフリップフロップのＱ出力はＨＩＧＨレベ
ルとなり、出力端子４２のＯＵＴ信号もＨＩＧＨとな
る。上記で述べた出力端子４２のＯＵＴ信号の波形を表
したのが図４のタイミングチャートにおけるＯＵＴ２の
出力波形である。この波形より判るように、カウンタ４
３，４４がロード信号ＬＯＡＤによりロード機能として
動作するクロック信号ＣＫの立ち上がりよりカウントし
て９２クロック間ＨＩＧＨ，１０クロック間ＬＯＷレベ
ルで、以後次に入力端子３６よりＬＯＷレベルが供給さ
れ、カウンタ４３のリップルキャリー出力ＲＣが再びＬ
ＯＷ→ＨＩＧＨレベルに変化するまでＯＵＴ信号はＨＩ
ＧＨレベルを保持し続けるようなタイミング制御信号と
なる。Then, when the next rising of the clock signal CK comes, the Q output of the D flip-flop goes high, and the OUT signal at the output terminal 42 goes high. The waveform of the OUT signal of the output terminal 42 described above is the output waveform of OUT2 in the timing chart of FIG. As can be seen from this waveform, the counter 4
3 and 44 are counted from the rising edge of the clock signal CK which operates as a load function by the load signal LOAD, and are HIGH for 92 clocks and LOW level for 10 clocks. Thereafter, the LOW level is supplied from the input terminal 36 and the counter 43 Ripple carry output RC is low again
The OUT signal remains HI until the signal changes from OW to HIGH level.
This is a timing control signal that keeps the GH level.

【００２２】次に、データ入力端子４１乃至３７より供
給されるＹ４乃至Ｙ０が０００００である時、即ち、カ
ウンタ４３のデータロード値が「１６０」（１０進表
記）である時は、カウンタ４４のデータ入力端子には１
０クロック間ＬＯＷレベルという条件があるため、入力
端子３５乃至３１より供給されるＺ４乃至Ｚ０は１０１
１０、即ち「１５０」（１０進表記）というデータが入
力されねばならない。Next, when Y4 to Y0 supplied from the data input terminals 41 to 37 are 000000, that is, when the data load value of the counter 43 is "160" (decimal notation), the counter 44 1 for data input terminal
Since there is a condition of LOW level for 0 clock, Z4 to Z0 supplied from the input terminals 35 to 31 are equal to 101.
10, that is, data of "150" (decimal notation) must be input.

【００２３】そして、これらのロード値が入力された時
の動作も基本的には上述したような動作をし、その出力
波形を示したものが図４のタイミングチャートにおける
ＯＵＴ３の波形となる。このデータ設定時のＯＵＴ３の
出力信号は、カウンタ４３，４４がロード信号ＬＯＡＤ
によりロード機能として動作するクロック信号ＣＫの立
ち上がりよりカウントして９６クロック間ＨＩＧＨ，１
０クロック間ＬＯＷレベルで、以後ロード信号ＬＯＡＤ
にＬＯＷレベルが供給されるごとに上記動作を繰り返す
ようなタイミング制御信号となる。The operation when these load values are input basically operates as described above, and the output waveform is the waveform of OUT3 in the timing chart of FIG. When the data is set, the output signal of OUT3 is output from the counters 43 and 44 to the load signal LOAD.
Is counted from the rising edge of the clock signal CK operating as a load function, and HIGH, 1 for 96 clocks is counted.
LOW level for 0 clock, and thereafter load signal LOAD
Is a timing control signal that repeats the above operation each time a LOW level is supplied to the timing control signal.

【００２４】[0024]

【発明が解決しようとする課題】ところで、従来の遅延
制御回路においてはカウンタ４３及び４４には遅延調整
用端子が５本ずつあり、カウンタ４３においてはそのロ
ード値は「１６０〜１９１」，カウント４４においては
「１２８〜１５９」まで設定可能であるが、ＬＯＷパル
スの期間が常に１０クロック間必要であるという制約が
あるため、実際に制御できる遅延設定量はカウンタ４３
においては「１６０〜１６９」，カウンタ４４において
は「１５０〜１５９」までしか設定できず、遅延調整用
端子数に比べてその調整量が少なすぎるという課題があ
った。In the conventional delay control circuit, each of the counters 43 and 44 has five terminals for delay adjustment, and the load value of the counter 43 is 160 to 191 and the count 44 Can be set from “128 to 159”, but there is a restriction that the period of the LOW pulse is always required for 10 clocks.
In this case, only "160 to 169" can be set in the counter 44 and "150 to 159" can be set in the counter 44, and there is a problem that the adjustment amount is too small compared to the number of delay adjustment terminals.

【００２５】[0025]

【課題を解決するための手段】本発明は上記問題点に鑑
みて発明されたものであり、クロック信号が供給される
ｎビットカウンタと、該カウンタ回路のｎビット出力デ
ータとある定数を加算する加算器と、該ｎビットカウン
タのリップルキャリー出力と加算器のキャリー出力を入
力とする論理ゲートを有し、該ｎビットカウンタは外部
ロード信号によりその初期状態が設定され、かつｎビッ
トのデータ入力端子の内のｍビット分の端子を遅延制御
のための遅延調整端子としたタイミング信号発生回路を
提供するものであり、更に本発明では上記ｎビットカウ
ンタからのリップルキャリー出力を反転回路を介して上
記論理ゲートに供給するようにしたものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and adds an n-bit counter to which a clock signal is supplied, and n-bit output data of the counter circuit and a constant. An adder; and a logic gate to which the ripple carry output of the n-bit counter and the carry output of the adder are input. The n-bit counter has an initial state set by an external load signal, and has an n-bit data input. The present invention provides a timing signal generating circuit in which terminals of m bits among terminals are used as delay adjustment terminals for delay control. Further, in the present invention, a ripple carry output from the n-bit counter is passed through an inverting circuit. The logic gate is supplied to the logic gate.

【００２６】[0026]

【作用】本発明は上記のように構成されるものであるか
ら、ｎビットカウンタを一方の遅延設定に使用するため
遅延調整用端子を大幅に削減でき、かつ遅延調整量もそ
のｎビットカウンタの調整可能量がそのまま使用でき
る。Since the present invention is constructed as described above, an n-bit counter is used for setting one of the delays, so that the number of delay adjustment terminals can be greatly reduced, and the amount of delay adjustment can be reduced. The adjustable amount can be used as it is.

【００２７】[0027]

【実施例】以下、本発明の一実施例を図面に従って詳細
に説明する。図１において入力端子１にはクロック信号
ＣＫが供給され、８ビットカウンタ１０及びＤフリップ
フロップ１４のクロック入力端子に接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below in detail with reference to the drawings. In FIG. 1, a clock signal CK is supplied to an input terminal 1 and is connected to a clock input terminal of an 8-bit counter 10 and a D flip-flop 14.

【００２８】一方、入力端子２にはロード信号ＬＯＡＤ
が供給され、８ビットカウンタ１０のロード信号入力端
子ＬＤに接続されており、該８ビットカウンタ１０のカ
ウントイネーブル端子の内、端子ＣＥＴは電源に接続さ
れている。また、８ビットカウンタ１０のデータ入力端
子Ｐ０乃至Ｐ７の内、Ｐ７は電源に，Ｐ６，Ｐ５はグラ
ンドにその電圧レベルが固定され、Ｐ０乃至Ｐ４は図示
のように入力端子３乃至７より遅延調整用信号（Ｘ０乃
至Ｘ４）が供給される。On the other hand, a load signal LOAD is
Is supplied to the load signal input terminal LD of the 8-bit counter 10, and the terminal CET of the count enable terminals of the 8-bit counter 10 is connected to the power supply. Further, among the data input terminals P0 to P7 of the 8-bit counter 10, the voltage level of P7 is fixed to the power supply, P6 and P5 are fixed to the ground, and P0 to P4 are delayed from the input terminals 3 to 7 as shown. Supply signals (X0 to X4).

【００２９】また、該８ビットカウンタ１０の出力端子
Ｑ０乃至Ｑ７はキャリー信号出力のみ検出する加算器１
１のデータ入力端子Ａ０乃至Ａ７にＬＳＢ乃至ＭＳＢの
順で接続され、該加算器１１の他方のデータ入力端子Ｂ
７乃至Ｂ０はＭＳＢ乃至ＬＳＢの順で００００１０１１
（１０進表記で「１１」）に、また、キャリーイン入力
端子ＣＩＰはグランドにレベル固定されている。該加算
器１１のキャリービット出力端子ＣＯＵＴはナンド回路
１３の一方の入力端子に接続されている。Output terminals Q0 to Q7 of the 8-bit counter 10 are adders 1 for detecting only the carry signal output.
1 are connected to the data input terminals A0 to A7 in the order of LSB to MSB, and the other data input terminal B of the adder 11 is connected.
7 to B0 are 00001011 in the order of MSB to LSB
("11" in decimal notation), and the carry-in input terminal CIP is fixed at the ground level. The carry bit output terminal COUT of the adder 11 is connected to one input terminal of the NAND circuit 13.

【００３０】そして、８ビットカウンタ１０のリップル
キャリー出力端子ＲＣはインバータ回路１２の入力端子
に接続され、該インバータ１２の出力端子は８ビットカ
ウンタ１０のもう１つのカウントイネーブル端子ＣＥＰ
とナンド回路１３の他方の入力端子に接続されている。
該ナンド回路１３の出力端子はＤフリップフロップ１４
のデータ入力端子に接続され、該Ｄフリップフロップ１
４のＱ出力は出力端子８にＯＵＴ信号として供給され
る。まず、８ビットカウンタ１０のデータ入力端子の
内、Ｐ７がＨＩＧＨ，Ｐ６，Ｐ５はＬＯＷに固定されて
おり、Ｐ４乃至Ｐ０の設定は入力端子７乃至３よりＸ４
〜Ｘ０の信号として１１０１０が供給され、従って、入
力端子Ｐ７乃至Ｐ０のデータ設定値は１００１１０１０
（１０進表記で「１５４」）に設定されている。The ripple carry output terminal RC of the 8-bit counter 10 is connected to the input terminal of the inverter circuit 12, and the output terminal of the inverter 12 is connected to another count enable terminal CEP of the 8-bit counter 10.
And the other input terminal of the NAND circuit 13.
The output terminal of the NAND circuit 13 is a D flip-flop 14
Of the D flip-flop 1
4 is supplied to an output terminal 8 as an OUT signal. First, among the data input terminals of the 8-bit counter 10, P7 is fixed to HIGH, P6 and P5 are fixed to LOW, and P4 to P0 are set to X4 from the input terminals 7 to 3.
11010 is supplied as a signal of X0 to X0. Therefore, the data set value of the input terminals P7 to P0 is
("154" in decimal notation).

【００３１】入力端子２より供給されるロード信号ＬＯ
ＡＤは従来例と同様に１クロック間ＬＯＷレベルで、そ
の他はＨＩＧＨレベルのある一定の周期を持ったパルス
である。Load signal LO supplied from input terminal 2
AD is a low level pulse for one clock as in the conventional example, and the other is a high level pulse having a certain period.

【００３２】ロード信号ＬＯＡＤがＬＯＷレベルの時、
８ビットカウンタ１０はロード機能として動作し、入力
端子１より供給されるクロック信号ＣＫの立ち上がりに
より、該８ビットカウンタ１０の出力端子Ｑ７乃至Ｑ０
にはデータ入力端子Ｐ７乃至Ｐ０に設定されている１０
０１１０１０（１０進表記で「１５４」）が出力され
る。When the load signal LOAD is at a low level,
The 8-bit counter 10 operates as a load function. When the clock signal CK supplied from the input terminal 1 rises, the output terminals Q7 to Q0 of the 8-bit counter 10
Are set to the data input terminals P7 to P0.
011010 (“154” in decimal notation) is output.

【００３３】この時、該カウンタ１０のリップルキャリ
ー出力端子ＲＣは出力端子Ｑ０乃至Ｑ７がすべてＨＩＧ
Ｈレベルである時のみＨＩＧＨレベル（１０進表記で
「２５５」）となるので、このロード機能として上記
「１５４」が出力された場合にはＬＯＷレベルが出力さ
れインバータ１２の入力端子へ供給され、該インバータ
１２の出力はＨＩＧＨレベルとなり、該カウンタ１０の
もう１つのカウントイネーブル端子ＣＥＰ及びナンド回
路１３の他方入力端子へと供給される。At this time, the output terminals Q0 to Q7 of the ripple carry output terminal RC of the counter 10 are all HIG.
Only when it is at H level, it becomes HIGH level ("255" in decimal notation). Therefore, when "154" is output as the load function, LOW level is output and supplied to the input terminal of the inverter 12, The output of the inverter 12 becomes HIGH level and is supplied to another count enable terminal CEP of the counter 10 and the other input terminal of the NAND circuit 13.

【００３４】一方、カウンタ１０の出力端子Ｑ７乃至Ｑ
０が入力端子Ａ７乃至Ａ０に接続されている加算器１１
は他方の入力端子Ｂ０乃至Ｂ７に供給されている「１
１」（１０進表記）と、該カウンタ１０の端子Ｑ７乃至
Ｑ０の出力「１５４」（１０進表記）と加算を行い、そ
の加算結果は「１６５」となる。On the other hand, the output terminals Q7 to Q7 of the counter 10
0 is connected to the input terminals A7 to A0.
Is "1" supplied to the other input terminals B0 to B7.
"1" (decimal notation) and the output "154" (decimal notation) of the terminals Q7 to Q0 of the counter 10, and the addition result is "165".

【００３５】ここで、加算器１１のキャリー出力ＣＯＵ
ＴはＡｉ＋Ｂｉ（ｉ＝０乃至７）の加算結果が「２５
６」（１０進表記）以上でＨＩＧＨとなり、加算結果が
「２５５」以下の時はＬＯＷレベルとなるので加算結果
が上記のように「１６５」の場合はＣＯＵＴはＬＯＷと
なる。そして、該加算器１１のリップルキャリー出力端
子ＣＯＵＴの出力はナンド回路１３の一方の入力端子に
接続されているため、該ナンド回路１３の出力はＨＩＧ
Ｈレベルとなる。Here, carry output COU of adder 11
For T, the addition result of Ai + Bi (i = 0 to 7) is “25”.
When the addition result is "255" or less, COUT becomes LOW when the addition result is "165" as described above. Since the output of the ripple carry output terminal COUT of the adder 11 is connected to one input terminal of the NAND circuit 13, the output of the NAND circuit 13 is HIGH.
It becomes H level.

【００３６】次に、図２に示すタイミングチャートのよ
うに入力端子２より供給されるロード信号ＬＯＡＤがＨ
ＩＧＨレベルになるとカウンタ１０はカウントアップ機
能となり、次のクロック信号ＣＫの立ち上がりよりカウ
ントアップ動作を始める。また、このクロック信号の立
ち上がりによりＤフリップフロップ１４のＱ出力には、
該Ｄフリップフロップ１４のデータ入力端子に供給され
ているＨＩＧＨレベルの信号が出力され、出力端子８の
ＯＵＴ信号はＨＩＧＨレベルとなる。Next, as shown in the timing chart of FIG. 2, the load signal LOAD supplied from the input terminal 2 becomes H level.
When the counter goes to the IGH level, the counter 10 has a count-up function, and starts counting up from the next rising of the clock signal CK. Also, the rising edge of this clock signal causes the Q output of the D flip-flop 14 to
The signal at the HIGH level supplied to the data input terminal of the D flip-flop 14 is output, and the OUT signal at the output terminal 8 becomes HIGH.

【００３７】クロック信号ＣＫの立ち上がりがくるごと
にカウンタ１０のカウントアップ動作が続き、加算器１
１の加算結果もクロックが立ち上がるごとに１ずつ増加
するが、該加算器１１の加算結果が「２５６」以上にな
るまでは該加算器１１のキャリー出力端子ＣＯＵＴの出
力はＬＯＷレベルを保持し、かつカウンタ１０のリップ
ルキャリー出力端子ＲＣの出力も該カウンタ出力Ｑ０乃
至Ｑ７がすべてＨＩＧＨレベルになるまではＬＯＷレベ
ルを保持するため、出力端子８のＯＵＴ信号もＨＩＧＨ
レベルを保持し続ける。そして、カウントアップ動作が
続きカウンタ１０の出力端子Ｑ０乃至Ｑ７の出力が「２
４５」（１０進表記）になった時、加算器１１の加算結
果は「２５６」となり該加算器１１のキャリー出力端子
ＣＯＵＴの出力はＨＩＧＨレベルとなる。このキャリー
出力端子ＣＯＵＴの出力がＨＩＧＨレベルになったこと
により、ナンド回路１３の出力は２つの入力がともにＨ
ＩＧＨレベルであることからＬＯＷレベルとなり、Ｄフ
リップフロップ１４のデータ入力端子に供給される（図
２のＡ０，Ａ２の出力波形参照）。Each time the rising edge of the clock signal CK comes, the count-up operation of the counter 10 continues, and the adder 1
The addition result of 1 also increases by 1 each time the clock rises, but the output of the carry output terminal COUT of the adder 11 keeps the LOW level until the addition result of the adder 11 becomes “256” or more, In addition, the output of the ripple carry output terminal RC of the counter 10 also keeps the LOW level until all the counter outputs Q0 to Q7 become the HIGH level, so that the OUT signal of the output terminal 8 is also HIGH.
Keep holding the level. Then, the count-up operation continues, and the outputs of the output terminals Q0 to Q7 of the counter 10 become "2
When "45" (decimal notation) is reached, the addition result of the adder 11 becomes "256", and the output of the carry output terminal COUT of the adder 11 becomes HIGH level. Since the output of carry output terminal COUT attains a HIGH level, both outputs of NAND circuit 13 are at H level.
Since it is at the IGH level, it goes to the LOW level and is supplied to the data input terminal of the D flip-flop 14 (see the output waveforms of A0 and A2 in FIG. 2).

【００３８】また、この時カウンタ１０の端子Ｑ０乃至
Ｑ７の出力はすべてＨＩＧＨレベルとなっていないの
で、該カウンタ１０のリップルキャリー出力端子ＲＣの
出力はＬＯＷレベルを保持し、カウントアップ動作が続
けられる。そして、次のクロック信号ＣＫの立ち上がり
によりＤフリップフロップ１４のＱ出力には、該Ｄフリ
ップフロップ１４のデータ入力端子に供給されているＬ
ＯＷレベルが出力され、出力端子８のＯＵＴ信号はＬＯ
Ｗレベルなり、以後入力端子２より供給されるロード信
号ＬＯＡＤにＬＯＷレベルがきてカウンタ１０がロード
機能動作となるまで加算器１１のキャリー出力端子ＣＯ
ＵＴの出力はＨＩＧＨレベルを保持し続ける。At this time, since the outputs of the terminals Q0 to Q7 of the counter 10 are not all at the HIGH level, the output of the ripple carry output terminal RC of the counter 10 keeps the LOW level, and the count-up operation is continued. . Then, at the next rise of the clock signal CK, the Q output of the D flip-flop 14 is supplied to the L input supplied to the data input terminal of the D flip-flop 14.
The OW level is output, and the OUT signal of the output terminal 8 is
The level of the load signal LOAD supplied from the input terminal 2 is changed to the LOW level, and the carry output terminal CO of the adder 11 is changed until the counter 10 enters the load function operation.
The output of the UT keeps the HIGH level.

【００３９】加算器１１のキャリー出力端子ＣＯＵＴの
出力がＨＩＧＨレベルになってから１０クロック後、カ
ウンタ１０の端子Ｑ０乃至Ｑ７の出力はすべてＨＩＧＨ
レベルとなり、該カウンタ１０のリップルキャリー出力
端子ＲＣもＨＩＧＨレベルとなる。そして、カウンタ１
０のリップルキャリー出力端子がＨＩＧＨレベルになる
とこの信号はインバータ１２により反転されてＬＯＷレ
ベルとなり、該カウンタ１０のカウントイネーブル端子
ＣＥＰに供給され、カウンタ１０は端子Ｑ０乃至Ｑ７の
出力及びリップルキャリー出力端子ＲＣのＨＩＧＨレベ
ルを保持したままカウントストップ状態となる。Ten clocks after the output of the carry output terminal COUT of the adder 11 becomes HIGH, the outputs of the terminals Q0 to Q7 of the counter 10 are all HIGH.
Level, and the ripple carry output terminal RC of the counter 10 also becomes HIGH level. And counter 1
When the 0 ripple carry output terminal goes high, this signal is inverted by the inverter 12 and goes low, and is supplied to the count enable terminal CEP of the counter 10. The counter 10 outputs the terminals Q0 through Q7 and the ripple carry output terminal. The count stop state is maintained while the high level of RC is maintained.

【００４０】また、該インバータ１２の出力はナンド回
路１３の他方の入力端子に接続されていることから該ナ
ンド回路１３の出力はＨＩＧＨレベルとなり、Ｄフリッ
プフロップ１４のデータ入力端子に供給される（図２の
Ａ１，反転Ａ１，Ａ２の出力波形参照）。Further, since the output of the inverter 12 is connected to the other input terminal of the NAND circuit 13, the output of the NAND circuit 13 becomes HIGH level and is supplied to the data input terminal of the D flip-flop 14 ( (See the output waveforms of A1, A1 and A2 in FIG. 2).

【００４１】そして、次のクロック信号の立ち上がりで
Ｄフリップフロップ１４のＱ出力にはＨＩＧＨレベルが
出力され出力端子８のＯＵＴ信号はＨＩＧＨレベルとな
り、以後次に入力端子２より供給されるロード信号ＬＯ
ＡＤがＬＯＷレベルになり、カウンタ１０がロード機能
動作になるまで該カウンタ１０のカウントストップ状態
は保持され、また、ＯＵＴ信号も次に加算器１１のキャ
リー出力端子ＣＯＵＴの出力がＬＯＷからＨＩＧＨレベ
ルに変化するまでＨＩＧＨレベルが保持される。Then, at the next rising edge of the clock signal, a high level is output to the Q output of the D flip-flop 14, and the OUT signal at the output terminal 8 becomes a high level.
The count stop state of the counter 10 is maintained until the AD goes to the LOW level and the counter 10 enters the load function operation, and the output of the carry output terminal COUT of the adder 11 also changes from the LOW to the HIGH level next when the OUT signal is output. The HIGH level is maintained until it changes.

【００４２】以上に述べたタイミング信号の出力波形を
表したのが図２のＯＵＴ０の波形であり、カウンタ１０
がロード信号ＬＯＡＤによりロード機能として動作する
クロック信号ＣＫからカウントして、９２クロック間Ｈ
ＩＧＨ，１０クロック間ＬＯＷレベルとなるようなタイ
ミング制御信号となる。The output waveform of the timing signal described above is the waveform of OUT0 in FIG.
Counts from the clock signal CK operating as the load function by the load signal LOAD, and
The timing control signal is set to the LOW level for 10 clocks at IGH.

【００４３】次に、入力端子７乃至３より供給されるＸ
４乃至Ｘ０が１０１１０、即ちカウンタ１０のデータ入
力端子Ｐ７乃至Ｐ０に１００１０１１０（１０進表記で
「１５０」）が設定されている場合にもその回路動作は
基本的に上記で説明したものと同じ動作をし、その出力
波形を示したものが図２のタイミングチャートのＯＵＴ
１であり、この場合はカウンタ１０がロード信号ＬＯＡ
Ｄによりロード機能として動作するクロック信号ＣＫの
立ち上がりよりカウントして９６クロック間ＨＩＧＨ，
１０クロック間ＬＯＷレベルで、以後次のロード信号に
ＬＯＷレベルが供給され加算器１１のキャリー出力端子
ＣＯＵＴがＬＯＷ→ＨＩＧＨに変化するまでＨＩＧＨレ
ベルを保持するタイミング制御信号となり、従来回路と
全く同じ動作を実現できる。Next, X supplied from the input terminals 7 to 3
When 4 to X0 is 10110, that is, when 10010110 ("150" in decimal notation) is set to the data input terminals P7 to P0 of the counter 10, the circuit operation is basically the same as that described above. The output waveform is shown in the timing chart of FIG.
In this case, the counter 10 outputs the load signal LOA.
D is counted from the rising edge of the clock signal CK operating as a load function, and HIGH,
It is a LOW level for 10 clocks, and thereafter, a LOW level is supplied to the next load signal, and the timing control signal holds the HIGH level until the carry output terminal COUT of the adder 11 changes from LOW to HIGH. Can be realized.

【００４４】また、加算器１１のＢ０乃至Ｂ７の入力端
子に供給される定数を変えることによってＬＯＷパルス
の幅を１０クロックに限らず、さまざまなパルス幅に変
化させることができるのはいうまでもない。It is needless to say that the width of the LOW pulse is not limited to 10 clocks but can be changed to various pulse widths by changing the constant supplied to the input terminals of B0 to B7 of the adder 11. Absent.

【００４５】[0045]

【発明の効果】本発明は上述のように構成されるもので
あるから、遅延調整用端子が従来の半分の数（実施例で
は従来の１０本に対し５本）で済み、しかも、かつ遅延
調整量も従来では１０クロック間ＬＯＷレベルが必要と
いう条件のためにカウンタのデータ設定値もかなり制約
されていたが、本発明回路においてはその調整量はＬＯ
Ｗレベルのパルス幅を変えることなくｎビットカウンタ
の設定可能なデータ量がそのまま使用でき、かつ遅延調
整量は大幅に増加させることが可能となり特にＬＳＩ化
する際にはピン数を大幅に削減できることになり、また
加算器もキャリー出力のみに必要な論理ゲートだけで構
成すればゲート数も大幅に削減され、高集積化にも大変
有効なものとなる。Since the present invention is constructed as described above, the number of terminals for delay adjustment is half the number of conventional terminals (in the embodiment, five instead of ten in the prior art). In the prior art, the data set value of the counter was considerably restricted due to the condition that the LOW level was required for 10 clocks.
The amount of data that can be set by the n-bit counter can be used as it is without changing the pulse width of the W level, and the amount of delay adjustment can be greatly increased. In particular, the number of pins can be significantly reduced when implementing an LSI. In addition, if the adder is composed of only logic gates required only for carry output, the number of gates is greatly reduced, which is very effective for high integration.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係るタイミング制御信号発生回路の
一実施例を示すブロック的電気回路図。FIG. 1 is a block diagram illustrating an embodiment of a timing control signal generating circuit according to the present invention.

【図２】本発明に係るタイミング制御信号発生回路の
動作説明に供された波形図。FIG. 2 is a waveform chart used for describing the operation of the timing control signal generation circuit according to the present invention.

【図３】従来のタイミング制御信号発生回路を示すブ
ロック的電気回路図。FIG. 3 is a block-like electric circuit diagram showing a conventional timing control signal generation circuit.

【図４】従来のタイミング制御信号発生回路の動作説
明に供された波形図。FIG. 4 is a waveform chart used for describing the operation of a conventional timing control signal generation circuit.

【符号の説明】[Explanation of symbols]

１０８ビットカウンタ１１加算器１２インバータ回路１３ナンド回路 10 8-bit counter 11 Adder 12 Inverter circuit 13 NAND circuit

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】クロック信号を受けこれをカウントする
ｎビットカウンタ回路と、該ｎビットカウンタのｎビット出力データと或る定数を
加算する加算器と、上記ｎビットカウンタのリップルキャリー出力と上記加
算器のキャリー出力信号を入力とする論理ゲートとを有
し、上記ｎビットカウンタは外部ロード信号によりその初期
状態が設定され、かつｎビットのデータ入力端子の内の
ｍビット分の端子を遅延制御のための遅延調整端子とし
たことを特徴とするタイミング制御信号発生回路。1. An n-bit counter circuit for receiving and counting a clock signal, an adder for adding n-bit output data of the n-bit counter and a certain constant, a ripple carry output of the n-bit counter and the addition A logic gate which receives a carry output signal of the device as an input, wherein the n-bit counter has its initial state set by an external load signal, and delays control of m-bit terminals among n-bit data input terminals. A timing control signal generation circuit, wherein the timing control signal generation circuit is a delay adjustment terminal for the control circuit.

【請求項２】上記論理ゲートはその一方の端子に受け
る上記ｎビットカウンタからのリップルキャリー出力を
反転回路を介して受けるようにして成る請求項１に記載
されたタイミング制御信号発生回路。2. The timing control signal generating circuit according to claim 1, wherein said logic gate receives a ripple carry output from said n-bit counter received at one terminal thereof through an inverting circuit.