JP2748401B2 - 誤りパルス計数回路 - Google Patents
誤りパルス計数回路Info
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- JP2748401B2 JP2748401B2 JP63119223A JP11922388A JP2748401B2 JP 2748401 B2 JP2748401 B2 JP 2748401B2 JP 63119223 A JP63119223 A JP 63119223A JP 11922388 A JP11922388 A JP 11922388A JP 2748401 B2 JP2748401 B2 JP 2748401B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置におけるデジタル伝送路の符号誤り
率を任意の複数l(l≧2)段階計数,表示する誤りパ
ルス計数回路に係り、特に誤りパルスのパルス幅が短い
ために、m(m:任意の自然数)ビツトカウンタ回路にお
いて高速論理素子を必要とする誤りパルス計数回路に関
するものである。
率を任意の複数l(l≧2)段階計数,表示する誤りパ
ルス計数回路に係り、特に誤りパルスのパルス幅が短い
ために、m(m:任意の自然数)ビツトカウンタ回路にお
いて高速論理素子を必要とする誤りパルス計数回路に関
するものである。
従来の誤りパルス計数回路の一例を第3図に示し、こ
の第3図中の一点鎖線内の詳細な回路例を第4図に示し
説明する。
の第3図中の一点鎖線内の詳細な回路例を第4図に示し
説明する。
従来の誤りパルス計数回路はこの第3図および第4図
に示すように、誤りパルス計数時間設定用タイマ回路2
0,20′とmビツトカウンタ回路用リセツトパルス発生回
路(2段シフトレジスタ)21,21′およびmビットカウ
ンタ回路(2m進カウンタ)22,22′ならびにn段保護回
路(n段シフトレジスタ)23,23′から構成され、この
構成による回路をl段有している。そして、各段の誤り
パルス計数時間、すなわち、各mビツトカウンタ回路用
リセツトパルス発生周期内にm(m:任意の自然数)個以
上の誤りパルスを計数し、これがn(n:任意の自然数)
回以上連続した場合に出力を行うように構成されてい
る。17,17′は誤りパルス計数時間設定用クロツク入力
端子、18,18′はmビツトカウンタ回路用リセツトパル
ス幅設定用クロツク入力端子、19,19′は誤りパルス入
力端子を示し、24,24′はタイマ回路Iの桁上がり出力
パルス、25,25′はmビツトカウンタ回路Iのリセツト
パルス、26,26′はn段保護回路Iの読み込みクロツク
パルス、27,27′は誤りパルス計数出力端子を示す。
に示すように、誤りパルス計数時間設定用タイマ回路2
0,20′とmビツトカウンタ回路用リセツトパルス発生回
路(2段シフトレジスタ)21,21′およびmビットカウ
ンタ回路(2m進カウンタ)22,22′ならびにn段保護回
路(n段シフトレジスタ)23,23′から構成され、この
構成による回路をl段有している。そして、各段の誤り
パルス計数時間、すなわち、各mビツトカウンタ回路用
リセツトパルス発生周期内にm(m:任意の自然数)個以
上の誤りパルスを計数し、これがn(n:任意の自然数)
回以上連続した場合に出力を行うように構成されてい
る。17,17′は誤りパルス計数時間設定用クロツク入力
端子、18,18′はmビツトカウンタ回路用リセツトパル
ス幅設定用クロツク入力端子、19,19′は誤りパルス入
力端子を示し、24,24′はタイマ回路Iの桁上がり出力
パルス、25,25′はmビツトカウンタ回路Iのリセツト
パルス、26,26′はn段保護回路Iの読み込みクロツク
パルス、27,27′は誤りパルス計数出力端子を示す。
そして、一般にタイマ回路20,20′には10進カウンタ
が用いられl段継続されるので、各段の回路の出力は符
号誤り率y×10-x(ここで、xは自然数、yは1≦y<
10の範囲内において本回路構成の場合は未知となる)と
なるように誤りパルス計数時間が決定される。I〜lの
各段の回路はすべて同一構成の回路であり、それぞれ独
立して動作し、段階lの値が大きいほど、伝送路の符号
誤り率を詳細に、あるいは広範囲に計数,表示すること
ができる。
が用いられl段継続されるので、各段の回路の出力は符
号誤り率y×10-x(ここで、xは自然数、yは1≦y<
10の範囲内において本回路構成の場合は未知となる)と
なるように誤りパルス計数時間が決定される。I〜lの
各段の回路はすべて同一構成の回路であり、それぞれ独
立して動作し、段階lの値が大きいほど、伝送路の符号
誤り率を詳細に、あるいは広範囲に計数,表示すること
ができる。
上述した従来の誤りパルス計数回路は、タイマ回路と
mビツトカウンタ回路用リセツトパルス発生回路および
mビツトカウンタ回路ならびにn段保護回路がそれぞれ
l個必要であり、したがつて伝送路の符号誤り率を詳細
に、あるいは広範囲に計数,表示しようとするほどlは
大となり、回路規模が大きくなるという課題があつた。
mビツトカウンタ回路用リセツトパルス発生回路および
mビツトカウンタ回路ならびにn段保護回路がそれぞれ
l個必要であり、したがつて伝送路の符号誤り率を詳細
に、あるいは広範囲に計数,表示しようとするほどlは
大となり、回路規模が大きくなるという課題があつた。
また、デジタル伝送路のビツトレートが高く、誤りパ
ルスのパルス幅が短かくなると、mビツトカウンタ回路
は高速動作が可能でなければならないし、mビツトカウ
ンタ回路用リセツトパルスのパルス幅も短かくなければ
ならないので、mビツトカウンタ回路およびmビツトカ
ウンタ回路用リセツトパルス発生回路は高速論理素子で
構成せざるを得ない。一般に高速論理素子は消費電流が
大きいので、回路規模が大きくなるのに比例して消費電
流も増大するという課題があつた。
ルスのパルス幅が短かくなると、mビツトカウンタ回路
は高速動作が可能でなければならないし、mビツトカウ
ンタ回路用リセツトパルスのパルス幅も短かくなければ
ならないので、mビツトカウンタ回路およびmビツトカ
ウンタ回路用リセツトパルス発生回路は高速論理素子で
構成せざるを得ない。一般に高速論理素子は消費電流が
大きいので、回路規模が大きくなるのに比例して消費電
流も増大するという課題があつた。
本発明の誤りパルス計数回路は、通信装置におけるデ
ジタル伝送路の符号誤り率を任意の複数l(l≧2)段
階計数,表示する誤りパルス計数回路において、時間計
数タイマ回路と、この時間計数タイマ回路の出力を入力
としその入力を一時保持するタイマ出力ラツチ回路と、
このタイマ出力ラツチ回路の出力を入力としその入力が
任意の自然数n回連続した際に誤りパルス計数出力を発
生するn段保護回路をそれぞれl段備え、かつ誤りパル
スを入力としその誤りパルスを任意の自然数m個計数す
るmビツトカウンタ回路と、このmビツトカウンタ回路
の出力を入力とし上記n段保護回路のクロツクパルスを
発生する2段シフトレジスタと、最終段の時間計数タイ
マ回路の出力を入力とし上記時間計数タイマ回路と上記
タイマ出力ラツチ回路および上記n段保護回路ならび上
記mビツトカウンタ回路のリセツトパルスを発生するリ
セツトパルス発生回路をそれぞれ1回路備えてなるもの
である。
ジタル伝送路の符号誤り率を任意の複数l(l≧2)段
階計数,表示する誤りパルス計数回路において、時間計
数タイマ回路と、この時間計数タイマ回路の出力を入力
としその入力を一時保持するタイマ出力ラツチ回路と、
このタイマ出力ラツチ回路の出力を入力としその入力が
任意の自然数n回連続した際に誤りパルス計数出力を発
生するn段保護回路をそれぞれl段備え、かつ誤りパル
スを入力としその誤りパルスを任意の自然数m個計数す
るmビツトカウンタ回路と、このmビツトカウンタ回路
の出力を入力とし上記n段保護回路のクロツクパルスを
発生する2段シフトレジスタと、最終段の時間計数タイ
マ回路の出力を入力とし上記時間計数タイマ回路と上記
タイマ出力ラツチ回路および上記n段保護回路ならび上
記mビツトカウンタ回路のリセツトパルスを発生するリ
セツトパルス発生回路をそれぞれ1回路備えてなるもの
である。
本発明においては、mビツトカウンタ回路がm個の誤
りパルスを計数するまでの時間を、各時間計数タイマ回
路によつて計数する。
りパルスを計数するまでの時間を、各時間計数タイマ回
路によつて計数する。
以下、図面に基づき本発明の実施例を詳細に説明す
る。
る。
第1図は本発明による誤りパルス計数回路の一実施例
を示すブロツク図、第2図は第1図中の一点鎖線内の詳
細な回路例を示す図である。
を示すブロツク図、第2図は第1図中の一点鎖線内の詳
細な回路例を示す図である。
図において、1,1′は誤りパルス計数時間設定用クロ
ツク入力端子、2,2′は誤りパルス入力端子、3,3′およ
び4,4′はオア回路である。5,5′は時間計数タイマ回路
(誤りパルス計数時間設定用タイマ回路)、6,6′はこ
の時間計数タイマ回路5,5′の出力を入力としその入力
を一定保持するタイマ出力ラツチ回路、7,7′はこのタ
イマ出力ラツチ回路6,6′の出力を入力としその入力が
任意の自然数n回連続した際に誤りパルス計数出力を発
生するn段保護回路で、これらの回路をそれぞれl段備
えている。そして、時間計数タイマ回路5,5′は10進カ
ウンタによつて構成され、また、n段保護回路7,7′は
n段シフトレジスタによつて構成されている。
ツク入力端子、2,2′は誤りパルス入力端子、3,3′およ
び4,4′はオア回路である。5,5′は時間計数タイマ回路
(誤りパルス計数時間設定用タイマ回路)、6,6′はこ
の時間計数タイマ回路5,5′の出力を入力としその入力
を一定保持するタイマ出力ラツチ回路、7,7′はこのタ
イマ出力ラツチ回路6,6′の出力を入力としその入力が
任意の自然数n回連続した際に誤りパルス計数出力を発
生するn段保護回路で、これらの回路をそれぞれl段備
えている。そして、時間計数タイマ回路5,5′は10進カ
ウンタによつて構成され、また、n段保護回路7,7′は
n段シフトレジスタによつて構成されている。
8,8′は誤りパルスを入力としその誤りパルスを任意
の自然数m個計数するmビツトカウンタ回路、9,9′は
このmビツトカウンタ回路8,8′の出力を入力としn段
保護回路7,7′のクロツクパルスを発生する2段シフト
レジスタ、10,10′は最終段の時間計数タイマ回路16,1
6′の出力を入力とし時間計数タイマ回路5,5′とタイマ
出力ラツチ回路6,6′およびn段保護回路7,7′ならびに
mビツトカウンタ回路8,8′のリセツトパルスを発生す
るリセツトパルス発生回路で、これら各回路はそれぞれ
1回路備えている。そして、mビツトカウンタ回路8,
8′は2m進カウンタによつて構成され、また、リセツト
パルス発生回路10,10′はフリツプフロツプによつて構
成されている。
の自然数m個計数するmビツトカウンタ回路、9,9′は
このmビツトカウンタ回路8,8′の出力を入力としn段
保護回路7,7′のクロツクパルスを発生する2段シフト
レジスタ、10,10′は最終段の時間計数タイマ回路16,1
6′の出力を入力とし時間計数タイマ回路5,5′とタイマ
出力ラツチ回路6,6′およびn段保護回路7,7′ならびに
mビツトカウンタ回路8,8′のリセツトパルスを発生す
るリセツトパルス発生回路で、これら各回路はそれぞれ
1回路備えている。そして、mビツトカウンタ回路8,
8′は2m進カウンタによつて構成され、また、リセツト
パルス発生回路10,10′はフリツプフロツプによつて構
成されている。
11,11′は各時間計数タイマ回路5,5′…と各タイマ出
力ラツチ回路6,6′…およびmビツトカウンタ回路8,8′
のリセツトパルス、12,12′は各n段保護回路7,7′…の
リセツトパルス、13,13′は各n段保護回路7,7′…の読
み込みクロツクパルス、14,14′は時間計数タイマ回路
5,5′(I)の桁上がり出力パルス、15,15′は誤りパル
ス計数出力端子、16,16′は時間計数タイマ回路l(10
進カウンタ)である。
力ラツチ回路6,6′…およびmビツトカウンタ回路8,8′
のリセツトパルス、12,12′は各n段保護回路7,7′…の
リセツトパルス、13,13′は各n段保護回路7,7′…の読
み込みクロツクパルス、14,14′は時間計数タイマ回路
5,5′(I)の桁上がり出力パルス、15,15′は誤りパル
ス計数出力端子、16,16′は時間計数タイマ回路l(10
進カウンタ)である。
つぎにこの第1図および第2図に示す実施例の動作を
説明する。
説明する。
まず、時間計数タイマ回路5,5′などの各タイマ回路
は、誤りパルス計数時間設定用クロツク入力端子1,1′
に入力されるクロツクの周波数fによつて決定される各
誤りパルス計数時間に達すると出力が「ハイレベル」と
なり、その出力はタイマ出力ラツチ回路6,6′などの各
タイマ出力ラツチ回路によつて一時保持される。そし
て、mビツトカウンタ回路8,8′は誤りパルスをm個計
数すると出力が「ハイレベル」となり、以後計数動作お
よび各時間計数タイマ回路を一旦停止する。ここで、誤
りパルスをm個計数するまでの時間が仮りに200/f秒と
すると、各タイマ出力ラツチ回路の出力は、1段目と2
段目のタイマ出力ラツチ回路が「ハイレベル」となり、
3段目以降l段目までのタイマ出力ラツチ回路が「ロウ
レベル」となる。
は、誤りパルス計数時間設定用クロツク入力端子1,1′
に入力されるクロツクの周波数fによつて決定される各
誤りパルス計数時間に達すると出力が「ハイレベル」と
なり、その出力はタイマ出力ラツチ回路6,6′などの各
タイマ出力ラツチ回路によつて一時保持される。そし
て、mビツトカウンタ回路8,8′は誤りパルスをm個計
数すると出力が「ハイレベル」となり、以後計数動作お
よび各時間計数タイマ回路を一旦停止する。ここで、誤
りパルスをm個計数するまでの時間が仮りに200/f秒と
すると、各タイマ出力ラツチ回路の出力は、1段目と2
段目のタイマ出力ラツチ回路が「ハイレベル」となり、
3段目以降l段目までのタイマ出力ラツチ回路が「ロウ
レベル」となる。
mビツトカウンタ8,8′の出力が「ハイレベル」にな
ると、2段シフトレジスタ9,9′のまず1段目のフリツ
プフロツプのQ出力が「ハイレベル」になり、各タイマ
出力ラツチ回路の出力がn段保護回路に読み込まれる。
ると、2段シフトレジスタ9,9′のまず1段目のフリツ
プフロツプのQ出力が「ハイレベル」になり、各タイマ
出力ラツチ回路の出力がn段保護回路に読み込まれる。
つぎに、2段シフトレジスタ9,9′の2段目のフリツ
プフロツプのQ出力が「ハイレベル」となることで、各
時間計数タイマ回路5,5′…と各タイマ出力ラツチ回路
6,6′…およびmビツトカウンタ回路8,8′がリセツトさ
れ、再び同様の動作を繰り返す。そして、この状態がn
回連続すると、各n段保護回路7,7′…の出力、すなわ
ち、誤りパルス計数出力端子15,15′…などの各誤りパ
ルス計数出力端子は、1段目と2段目が「ロウレベル」
となり、3段目以降l段目までが「ハイレベル」とな
る。
プフロツプのQ出力が「ハイレベル」となることで、各
時間計数タイマ回路5,5′…と各タイマ出力ラツチ回路
6,6′…およびmビツトカウンタ回路8,8′がリセツトさ
れ、再び同様の動作を繰り返す。そして、この状態がn
回連続すると、各n段保護回路7,7′…の出力、すなわ
ち、誤りパルス計数出力端子15,15′…などの各誤りパ
ルス計数出力端子は、1段目と2段目が「ロウレベル」
となり、3段目以降l段目までが「ハイレベル」とな
る。
また、mビツトカウンタ回路8,8′が誤りパルスをm
個計数する以前にl段目の時間計数タイマ回路(誤りパ
ルス計数時間設定用タイマ回路)16,16′の出力が「ハ
イレベル」となると、リセツトパルス発生回路10,10′
が動作し、各時計計数タイマ回路5,5′と各タイマ出力
ラツチ回路6,6′…およびmビツトカウンタ回路8,8′な
らびに各n段保護回路7,7′…をすべてリセツトする。
したがつて、すべての誤りパルス計数出力端子が「ロウ
レベル」となり、再び同様の動作を繰り返す。
個計数する以前にl段目の時間計数タイマ回路(誤りパ
ルス計数時間設定用タイマ回路)16,16′の出力が「ハ
イレベル」となると、リセツトパルス発生回路10,10′
が動作し、各時計計数タイマ回路5,5′と各タイマ出力
ラツチ回路6,6′…およびmビツトカウンタ回路8,8′な
らびに各n段保護回路7,7′…をすべてリセツトする。
したがつて、すべての誤りパルス計数出力端子が「ロウ
レベル」となり、再び同様の動作を繰り返す。
以上説明したように本発明によれば、従来の誤りパル
ス計数回路のようにl段の誤りパルス計数回路をそれぞ
れ独立して動作させることをせず、mビツトカウンタ回
路がm個の誤りパルスを計数するまでの時間を、各時間
計数タイマ回路によつて計数するという回路構成により
従来回路におけるmビツトカウンタ回路用リセツトパル
ス発生回路が不要であり、かつlの数値にかかわらず、
mビツトカウンタ回路を1回路だけ有する構成にできる
ため、従来の誤りパルス計数回路と同等の基本的な誤り
パルス計数動作を実現した上で、回路規模の縮小、消費
電流の削減ができる効果がある。そして、この効果はl
の値が大きいほど大となる。
ス計数回路のようにl段の誤りパルス計数回路をそれぞ
れ独立して動作させることをせず、mビツトカウンタ回
路がm個の誤りパルスを計数するまでの時間を、各時間
計数タイマ回路によつて計数するという回路構成により
従来回路におけるmビツトカウンタ回路用リセツトパル
ス発生回路が不要であり、かつlの数値にかかわらず、
mビツトカウンタ回路を1回路だけ有する構成にできる
ため、従来の誤りパルス計数回路と同等の基本的な誤り
パルス計数動作を実現した上で、回路規模の縮小、消費
電流の削減ができる効果がある。そして、この効果はl
の値が大きいほど大となる。
第1図は本発明による誤りパルス計数回路の一実施例を
示すブロツク図、第2図は第1図中の一点鎖線内の詳細
な回路例を示す図、第3図は従来の誤りパルス計数回路
の一例を示すブロツク図、第4図は第3図中の一点鎖線
内の詳細な回路例を示す図である。 5,5′……時間計数タイマ回路、6,6′……タイマ出力ラ
ツチ回路、7,7′……n段保護回路、8……mビツトカ
ウンタ回路、9……2段シフトレジスタ、10……リセツ
トパルス発生回路。
示すブロツク図、第2図は第1図中の一点鎖線内の詳細
な回路例を示す図、第3図は従来の誤りパルス計数回路
の一例を示すブロツク図、第4図は第3図中の一点鎖線
内の詳細な回路例を示す図である。 5,5′……時間計数タイマ回路、6,6′……タイマ出力ラ
ツチ回路、7,7′……n段保護回路、8……mビツトカ
ウンタ回路、9……2段シフトレジスタ、10……リセツ
トパルス発生回路。
Claims (1)
- 【請求項1】通信装置におけるデジタル伝送路の符号誤
り率を任意の複数l(l≧2)段階計数,表示する誤り
パルス計数回路において、時間計数タイマ回路と、この
時間計数タイマ回路の出力を入力とし該入力を一時保持
するタイマ出力ラツチ回路と、このタイマ出力ラツチ回
路の出力を入力とし該入力が任意の自然数n回連続した
際に誤りパルス計数出力を発生するn段保護回路をそれ
ぞれl段備え、かつ誤りパルスを入力とし該誤りパルス
を任意の自然数m個計数するmビツトカウンタ回路と、
このmビツトカウンタ回路の出力を入力とし前記n段保
護回路のクロツクパルスを発生する2段シフトレジスタ
と、最終段の時間計数タイマ回路の出力を入力とし前記
時間計数タイマ回路と前記タイマ出力ラツチ回路および
前記n段保護回路ならびに前記mビツトカウンタ回路の
リセツトパルスを発生するリセツトパルス発生回路をそ
れぞれ1回路備えてなることを特徴とする誤りパルス計
数回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63119223A JP2748401B2 (ja) | 1988-05-18 | 1988-05-18 | 誤りパルス計数回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63119223A JP2748401B2 (ja) | 1988-05-18 | 1988-05-18 | 誤りパルス計数回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01290314A JPH01290314A (ja) | 1989-11-22 |
JP2748401B2 true JP2748401B2 (ja) | 1998-05-06 |
Family
ID=14756005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63119223A Expired - Lifetime JP2748401B2 (ja) | 1988-05-18 | 1988-05-18 | 誤りパルス計数回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2748401B2 (ja) |
-
1988
- 1988-05-18 JP JP63119223A patent/JP2748401B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH01290314A (ja) | 1989-11-22 |
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