JP2718756B2 - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は基板内に配線接続用の、基板とは逆導電型
の導電層を設けるようにした半導体集積回路及びその製
造方法に関する。
の導電層を設けるようにした半導体集積回路及びその製
造方法に関する。
（従来の技術） 半導体集積回路、例えばMOS型集積回路では、MOSトラ
ンジスタのソースまたはドレイン領域から電極を取り出
すため、基板表面の一部に下地導電層を形成し、MOSト
ランジスタのゲート電極形成プロセスと同時に上記下地
導電層と接続するように、ゲート電極と同一材料からな
る配線用導電層パターンを形成する場合がある。このよ
うなプロセスによって形成される従来の集積回路の一部
の構成を第８図に示す。なお、第８図（ａ）はパターン
平面図であり、第８図（ｂ）は同図（ａ）のＡ−Ａ′線
に沿った断面図である。図において、31は半導体基板、
32は素子分離用絶縁膜、33はMOSトランジスタのソース
領域、34は同じくドレイン領域、35はゲート絶縁膜、36
はMOSトランジスタのゲート電極、37は他のMOSトランジ
スタのソース領域、38はこのソース領域37と素子分離用
絶縁膜32との間の基板表面に形成され、ソース領域37か
ら電極を取出すために設けられた下地導電層、39は上記
ゲート絶縁膜35に開口されたコンタクトホール、40はこ
のコンタクトホール39を通じて上記下地導電層38と接続
された配線用導電層である。
ンジスタのソースまたはドレイン領域から電極を取り出
すため、基板表面の一部に下地導電層を形成し、MOSト
ランジスタのゲート電極形成プロセスと同時に上記下地
導電層と接続するように、ゲート電極と同一材料からな
る配線用導電層パターンを形成する場合がある。このよ
うなプロセスによって形成される従来の集積回路の一部
の構成を第８図に示す。なお、第８図（ａ）はパターン
平面図であり、第８図（ｂ）は同図（ａ）のＡ−Ａ′線
に沿った断面図である。図において、31は半導体基板、
32は素子分離用絶縁膜、33はMOSトランジスタのソース
領域、34は同じくドレイン領域、35はゲート絶縁膜、36
はMOSトランジスタのゲート電極、37は他のMOSトランジ
スタのソース領域、38はこのソース領域37と素子分離用
絶縁膜32との間の基板表面に形成され、ソース領域37か
ら電極を取出すために設けられた下地導電層、39は上記
ゲート絶縁膜35に開口されたコンタクトホール、40はこ
のコンタクトホール39を通じて上記下地導電層38と接続
された配線用導電層である。
ここで、上記ゲート電極36及び配線用導電層40は同じ
電極材料、例えば多結晶シリコン層によって構成されて
おり、この多結晶シリコン層には低抵抗化のために例え
ばリン等の不純物が導入されている。
電極材料、例えば多結晶シリコン層によって構成されて
おり、この多結晶シリコン層には低抵抗化のために例え
ばリン等の不純物が導入されている。
次にこのような集積回路を製造する場合の従来の製造
方法を説明する。まず、コンタクトホール39の開口後、
基板全面に多結晶シリコン層を堆積し、この多結晶シリ
コン層にリンを拡散させることによって下地導電層38を
同時に形成する。次にこの多結晶シリコン層をパターニ
ングするための選択エッチングを行う。このとき、素子
分離用絶縁膜32とゲート絶縁膜35とをエッチングしない
ようにするため、多結晶シリコン層と絶縁膜とに選択比
を持たせたエッチング処理を行う。この後、パターニン
グされたゲート電極36及び配線用導電層40をマスクに用
いてイオン注入を行うことによりソース領域33,37及び
ドレイン領域34を始めとする各MOSトランジスタのソー
ス，ドレイン領域を形成する。
方法を説明する。まず、コンタクトホール39の開口後、
基板全面に多結晶シリコン層を堆積し、この多結晶シリ
コン層にリンを拡散させることによって下地導電層38を
同時に形成する。次にこの多結晶シリコン層をパターニ
ングするための選択エッチングを行う。このとき、素子
分離用絶縁膜32とゲート絶縁膜35とをエッチングしない
ようにするため、多結晶シリコン層と絶縁膜とに選択比
を持たせたエッチング処理を行う。この後、パターニン
グされたゲート電極36及び配線用導電層40をマスクに用
いてイオン注入を行うことによりソース領域33,37及び
ドレイン領域34を始めとする各MOSトランジスタのソー
ス，ドレイン領域を形成する。
ところで、上記多結晶シリコン層にリンを拡散させて
下地導電層38を形成する際に、この拡散層の深さが浅い
と、下地導電層38の横方向への広がりも少なくなり、下
地導電層38とソース領域37とが接触しなくなる恐れがあ
る。このため、従来では下地導電層38の拡散層を深く形
成するように拡散を行ない、これに伴う横方向拡散によ
ってソース領域37との導通を確保するようにしている。
下地導電層38を形成する際に、この拡散層の深さが浅い
と、下地導電層38の横方向への広がりも少なくなり、下
地導電層38とソース領域37とが接触しなくなる恐れがあ
る。このため、従来では下地導電層38の拡散層を深く形
成するように拡散を行ない、これに伴う横方向拡散によ
ってソース領域37との導通を確保するようにしている。
しかし、素子の微細化により、素子分離用絶縁膜32の
幅が縮小化された場合に下地導電層38の接合深さを深く
形成するように拡散を行なうと次のような問題が発生す
る。すなわち、第９図の断面図に示すように、幅の小さ
な素子分離用絶縁膜32の領域を越えて、下地導電層38が
反対側のMOSトランジスタのソース領域33と接触する状
態が発生する。
幅が縮小化された場合に下地導電層38の接合深さを深く
形成するように拡散を行なうと次のような問題が発生す
る。すなわち、第９図の断面図に示すように、幅の小さ
な素子分離用絶縁膜32の領域を越えて、下地導電層38が
反対側のMOSトランジスタのソース領域33と接触する状
態が発生する。
（発明が解決しようとする課題） この発明は、基板表面の一部に形成される下地導電層
をその周辺の別の導電層と導通させるために下地導電層
の接合深さを深くすることによって高集積化が困難にな
るという問題を解決するためになされたものであり、そ
の目的は、下地導電層の接合深さを深くしても、素子分
離用絶縁膜を隔てた他の導電層と導通しないようにする
ことができ、高集積化に適した半導体集積回路及びその
製造方法を提供することを目的とする。
をその周辺の別の導電層と導通させるために下地導電層
の接合深さを深くすることによって高集積化が困難にな
るという問題を解決するためになされたものであり、そ
の目的は、下地導電層の接合深さを深くしても、素子分
離用絶縁膜を隔てた他の導電層と導通しないようにする
ことができ、高集積化に適した半導体集積回路及びその
製造方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路は、半導体基板と、上記基
板の表面に選択的に形成された素子分離用絶縁膜と、上
記基板の表面に形成されたゲート絶縁膜と、上記素子分
離用絶縁膜と隣接する位置で上記ゲート絶縁膜に形成さ
れた第１の開口部と、上記第１の開口部の下部に位置す
る上記基板内に形成され基板とは逆導電型の第１の導電
層と、上記第１の開口部を通じて上記第１の導電層と接
続された配線層と、上記第１の導電層に対し上記素子分
離用絶縁膜を隔てた位置で上記基板内に形成され基板と
は逆導電型の第２の導電層と、上記第１の開口部内で上
記素子分離用絶縁膜と接する位置に形成され、上記第１
の導電層を貫通してこの第１の導電層を二つの部分に分
離し、その底部が上記基板に達するように形成された第
２の開口部とを具備したことを特徴とする。
板の表面に選択的に形成された素子分離用絶縁膜と、上
記基板の表面に形成されたゲート絶縁膜と、上記素子分
離用絶縁膜と隣接する位置で上記ゲート絶縁膜に形成さ
れた第１の開口部と、上記第１の開口部の下部に位置す
る上記基板内に形成され基板とは逆導電型の第１の導電
層と、上記第１の開口部を通じて上記第１の導電層と接
続された配線層と、上記第１の導電層に対し上記素子分
離用絶縁膜を隔てた位置で上記基板内に形成され基板と
は逆導電型の第２の導電層と、上記第１の開口部内で上
記素子分離用絶縁膜と接する位置に形成され、上記第１
の導電層を貫通してこの第１の導電層を二つの部分に分
離し、その底部が上記基板に達するように形成された第
２の開口部とを具備したことを特徴とする。
さらにこの発明の半導体集積回路の製造方法は、半導
体基板の表面に素子分離用絶縁膜を選択的に形成する工
程と、上記基板の表面にゲート絶縁膜を形成する工程
と、選択エッチング法により上記ゲート絶縁膜に上記素
子分離用絶縁膜と隣接する位置に第１の開口部を形成す
る工程と、全面に多結晶シリコン層を堆積する工程と、
上記多結晶シリコン層に上記基板とは逆導電型の不純物
を導入すると共にこの不純物を上記第１の開口部を通じ
て上記基板に導入することにより第１の導電層を形成す
る工程と、選択エッチング法により上記多結晶シリコン
層を少なくとも上記第１の開口部内及びその周辺に残す
と共に上記第１の開口部内で上記素子分離用絶縁膜と接
する位置に上記第１の導電層を貫通しその底部が上記基
板に達するように第２の開口部を形成する工程とを具備
したことを特徴とする。
体基板の表面に素子分離用絶縁膜を選択的に形成する工
程と、上記基板の表面にゲート絶縁膜を形成する工程
と、選択エッチング法により上記ゲート絶縁膜に上記素
子分離用絶縁膜と隣接する位置に第１の開口部を形成す
る工程と、全面に多結晶シリコン層を堆積する工程と、
上記多結晶シリコン層に上記基板とは逆導電型の不純物
を導入すると共にこの不純物を上記第１の開口部を通じ
て上記基板に導入することにより第１の導電層を形成す
る工程と、選択エッチング法により上記多結晶シリコン
層を少なくとも上記第１の開口部内及びその周辺に残す
と共に上記第１の開口部内で上記素子分離用絶縁膜と接
する位置に上記第１の導電層を貫通しその底部が上記基
板に達するように第２の開口部を形成する工程とを具備
したことを特徴とする。
（作用） この発明では、第１の開口部内で素子分離用絶縁膜と
接する位置に、第１の導電層を貫通してこの第１の導電
層を二つの部分に分離し、その底部が基板に達するよう
な第２の開口部を設けることにより、たとえ第１の導電
層と第２の導電層とが接触して形成されたとしても、第
２の開口部によって第１の導電層が二つの部分に分離さ
れる。この結果、第１の導電層と第２の導電層とは互い
に分離される。
接する位置に、第１の導電層を貫通してこの第１の導電
層を二つの部分に分離し、その底部が基板に達するよう
な第２の開口部を設けることにより、たとえ第１の導電
層と第２の導電層とが接触して形成されたとしても、第
２の開口部によって第１の導電層が二つの部分に分離さ
れる。この結果、第１の導電層と第２の導電層とは互い
に分離される。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。第１図（ａ），（ｂ）ないし第５図（ａ），（ｂ）
はこの発明に係る半導体集積回路の製造工程を示す図で
あり、各図（ａ）はパターン平面図、各図（ｂ）はそれ
ぞれのＡ−Ａ′線に沿った断面図である。
る。第１図（ａ），（ｂ）ないし第５図（ａ），（ｂ）
はこの発明に係る半導体集積回路の製造工程を示す図で
あり、各図（ａ）はパターン平面図、各図（ｂ）はそれ
ぞれのＡ−Ａ′線に沿った断面図である。
まず、第１図に示すようにＰ型のシリコン半導体基板
11上に、950℃で水素燃焼酸化法により500オングストロ
ームの厚さのシリコン酸化膜（図示せず）を形成し、さ
らにその上にシリコン窒化膜（図示せず）を1500オング
ストロームの厚さに堆積する。次にフォトリソグラフィ
技術により、素子分離用領域の形成予定領域上のシリコ
ン窒化膜を化学的気相等方性エッチング技術により選択
的に除去し、さらに1000℃で水素燃焼酸化法により酸化
を行って基板表面に8000オングストロームの素子分離用
のシリコン酸化膜12を形成する。この後、残存している
シリコン窒化膜を化学的気相等方性エッチング技術によ
り除去し、さらに素子形成予定領域上に残っているシリ
コン酸化膜をNH4F溶液を用いて除去する。
11上に、950℃で水素燃焼酸化法により500オングストロ
ームの厚さのシリコン酸化膜（図示せず）を形成し、さ
らにその上にシリコン窒化膜（図示せず）を1500オング
ストロームの厚さに堆積する。次にフォトリソグラフィ
技術により、素子分離用領域の形成予定領域上のシリコ
ン窒化膜を化学的気相等方性エッチング技術により選択
的に除去し、さらに1000℃で水素燃焼酸化法により酸化
を行って基板表面に8000オングストロームの素子分離用
のシリコン酸化膜12を形成する。この後、残存している
シリコン窒化膜を化学的気相等方性エッチング技術によ
り除去し、さらに素子形成予定領域上に残っているシリ
コン酸化膜をNH4F溶液を用いて除去する。
次に第２図に示すように、900℃の乾燥酸素酸化法に
より、基板表面に300オングストロームの厚さのゲート
絶縁膜用のシリコン酸化膜13を形成する。続いて、フォ
トリソグラフィ技術及びNH4F溶液により、上記シリコン
酸化膜13を選択的にエッチングし、素子分離用のシリコ
ン酸化膜12に隣接してコンタクトホール14を開口する。
より、基板表面に300オングストロームの厚さのゲート
絶縁膜用のシリコン酸化膜13を形成する。続いて、フォ
トリソグラフィ技術及びNH4F溶液により、上記シリコン
酸化膜13を選択的にエッチングし、素子分離用のシリコ
ン酸化膜12に隣接してコンタクトホール14を開口する。
次に第３図に示すように、CVD法（化学的気相成長
法）により基板11上に配線用の多結晶シリコン層15を40
00オングストロームの厚みに堆積し、さらに900℃のPoc
l3の雰囲気中で40分の熱処理を行って上記多結晶シリコ
ン層15に不純物としてリンを導入し、低抵抗化する。こ
のとき同時に、コンタクトホール14内の多結晶シリコン
層15から基板11内にリンが拡散され、Ｎ型の下地導電層
16が形成される。
法）により基板11上に配線用の多結晶シリコン層15を40
00オングストロームの厚みに堆積し、さらに900℃のPoc
l3の雰囲気中で40分の熱処理を行って上記多結晶シリコ
ン層15に不純物としてリンを導入し、低抵抗化する。こ
のとき同時に、コンタクトホール14内の多結晶シリコン
層15から基板11内にリンが拡散され、Ｎ型の下地導電層
16が形成される。
次にフォトレジスト膜17を堆積した後にパターニング
し、第４図に示すように、一部が上記素子分離用のシリ
コン酸化膜12に重ならない状態で上記コンタクトホール
14上及びその周辺に残すとともに、ゲート電極形成予定
領域上に残す。
し、第４図に示すように、一部が上記素子分離用のシリ
コン酸化膜12に重ならない状態で上記コンタクトホール
14上及びその周辺に残すとともに、ゲート電極形成予定
領域上に残す。
続いて第５図に示すように、上記フォトレジスト膜17
をマスクとして用いた異方性エッチング技術により上記
多結晶シリコン層15を選択エッチングし、この多結晶シ
リコン層15からなる配線用導電層18及びゲート電極19を
形成する。このエッチングの際にオーバーエッチングを
行う。このオーバーエッチングの際に、シリコン基板11
とシリコン酸化膜13との選択比が十分に大きく、例えば
シリコン基板11とシリコン酸化膜13とのエッチングレー
トが１対1/7程度にされているため、シリコン酸化膜13
が下地膜として存在する部分では多結晶シリコン層15が
全て除去された後でもシリコン酸化膜13はほとんどエッ
チングされず、他方、シリコン酸化膜13が存在しない部
分では多結晶シリコン層15が全て除去された後も基板11
が多くエッチングされる。従って、このオーバーエッチ
ング後は、上記コンタクトホール14内にシリコン酸化膜
12と隣接して開口部20が開口され、この開口部20の底部
はＮ型の下地導電層16を貫通して基板11内に達する。続
いて上記フォトレジスト膜17を除去した後、上記配線用
導電層18及びゲート電極19をマスクとしてヒ素イオン
（As）を60keVの加速電圧、５×1015（原子/cm2）のド
ーズ量で基板内にイオン注入し、その後、活性化するこ
とによってＮ型のソース領域21、ドレイン領域22及びド
レインもしくはソース領域23を始めとするソース，ドレ
イン領域を形成する。このとき、上記開口部20の底部に
もＮ型拡散領域24が形成される。その後は、周知の技術
により層間絶縁膜を形成し、その平坦化を行ない、さら
にコンタクトホールを開口し、金属配線膜のスパッタリ
ング及びパターニングを行って配線を形成する。
をマスクとして用いた異方性エッチング技術により上記
多結晶シリコン層15を選択エッチングし、この多結晶シ
リコン層15からなる配線用導電層18及びゲート電極19を
形成する。このエッチングの際にオーバーエッチングを
行う。このオーバーエッチングの際に、シリコン基板11
とシリコン酸化膜13との選択比が十分に大きく、例えば
シリコン基板11とシリコン酸化膜13とのエッチングレー
トが１対1/7程度にされているため、シリコン酸化膜13
が下地膜として存在する部分では多結晶シリコン層15が
全て除去された後でもシリコン酸化膜13はほとんどエッ
チングされず、他方、シリコン酸化膜13が存在しない部
分では多結晶シリコン層15が全て除去された後も基板11
が多くエッチングされる。従って、このオーバーエッチ
ング後は、上記コンタクトホール14内にシリコン酸化膜
12と隣接して開口部20が開口され、この開口部20の底部
はＮ型の下地導電層16を貫通して基板11内に達する。続
いて上記フォトレジスト膜17を除去した後、上記配線用
導電層18及びゲート電極19をマスクとしてヒ素イオン
（As）を60keVの加速電圧、５×1015（原子/cm2）のド
ーズ量で基板内にイオン注入し、その後、活性化するこ
とによってＮ型のソース領域21、ドレイン領域22及びド
レインもしくはソース領域23を始めとするソース，ドレ
イン領域を形成する。このとき、上記開口部20の底部に
もＮ型拡散領域24が形成される。その後は、周知の技術
により層間絶縁膜を形成し、その平坦化を行ない、さら
にコンタクトホールを開口し、金属配線膜のスパッタリ
ング及びパターニングを行って配線を形成する。
上記のようにして製造された集積回路では、コンタク
トホール14を通じて配線用導電層18と接続された下地導
電層16が、開口部20によってシリコン酸化膜12の下部の
部分と、ドレインもしくはソース領域23と接続された部
分の二つの部分に分離されている。このため、素子の微
細化により、素子分離用のシリコン酸化膜12の幅が小さ
くされ、下地導電層16がソース領域21と接触したとして
も、下地導電層16のドレインもしくはソース領域23と接
続されている部分とは分離されているため、従来のよう
なソース，ドレイン領域間の短絡を防止することができ
ることはもちろんであり、下地導電層16とソース領域21
との間のリーク電流も低く押さえることができる。
トホール14を通じて配線用導電層18と接続された下地導
電層16が、開口部20によってシリコン酸化膜12の下部の
部分と、ドレインもしくはソース領域23と接続された部
分の二つの部分に分離されている。このため、素子の微
細化により、素子分離用のシリコン酸化膜12の幅が小さ
くされ、下地導電層16がソース領域21と接触したとして
も、下地導電層16のドレインもしくはソース領域23と接
続されている部分とは分離されているため、従来のよう
なソース，ドレイン領域間の短絡を防止することができ
ることはもちろんであり、下地導電層16とソース領域21
との間のリーク電流も低く押さえることができる。
第６図は上記実施例の半導体集積回路におけるリーク
電流を測定するための測定回路の回路図であり、第７図
はその測定結果を示す特性図である。なお、前記素子分
離用のシリコン酸化膜12の幅（図中のＹ）は0.8μｍに
設定し、前記開口部20の幅（図中のX:単位はμｍ）を種
々に設定して下地導電層16とソース領域21との間のリー
ク電流を測定した。第７図において、Ｘ＝０μｍは開口
部20を設けない従来の場合であり、配線用導電層18に電
圧をごくわずかでも印加すると大きなリーク電流が流れ
る。これに対し、開口部20の幅Ｘを増加させるのに伴い
リーク電流が減少することがわかる。
電流を測定するための測定回路の回路図であり、第７図
はその測定結果を示す特性図である。なお、前記素子分
離用のシリコン酸化膜12の幅（図中のＹ）は0.8μｍに
設定し、前記開口部20の幅（図中のX:単位はμｍ）を種
々に設定して下地導電層16とソース領域21との間のリー
ク電流を測定した。第７図において、Ｘ＝０μｍは開口
部20を設けない従来の場合であり、配線用導電層18に電
圧をごくわずかでも印加すると大きなリーク電流が流れ
る。これに対し、開口部20の幅Ｘを増加させるのに伴い
リーク電流が減少することがわかる。
［発明の効果］ 以上説明したようにこの発明によれば、下地導電層の
接合深さを深くしても、素子分離用絶縁膜を隔てた他の
導電層と導通しないようにすることができ、高集積化に
適した半導体集積回路及びその製造方法を提供すること
ができる。
接合深さを深くしても、素子分離用絶縁膜を隔てた他の
導電層と導通しないようにすることができ、高集積化に
適した半導体集積回路及びその製造方法を提供すること
ができる。
第１図（ａ），（ｂ）ないし第５図（ａ），（ｂ）はそ
れぞれこの発明に係る半導体集積回路の製造工程を示す
図であり、各図（ａ）はパターン平面図、各図（ｂ）は
断面図、第６図は上記実施例の半導体集積回路における
リーク電流を測定するための測定回路の回路図、第７図
は第６図の測定回路を用いた測定結果を示す特性図、第
８図は従来の集積回路の一部の構成を示し、第８図
（ａ）はパターン平面図、第８図（ｂ）は断面図、第９
図は従来の集積回路の断面図である。 11……Ｐ型のシリコン半導体基板、12……素子分離用の
シリコン酸化膜、13……ゲート絶縁膜用のシリコン酸化
膜、14……コンタクトホール、15……多結晶シリコン
層、16……下地導電層、17……フォトレジスト膜、18…
…配線用導電層、19……ゲート電極、20……開口部、21
……ソース領域、22……ドレイン領域、23……ドレイン
もしくはソース領域、24……Ｎ型拡散領域。
れぞれこの発明に係る半導体集積回路の製造工程を示す
図であり、各図（ａ）はパターン平面図、各図（ｂ）は
断面図、第６図は上記実施例の半導体集積回路における
リーク電流を測定するための測定回路の回路図、第７図
は第６図の測定回路を用いた測定結果を示す特性図、第
８図は従来の集積回路の一部の構成を示し、第８図
（ａ）はパターン平面図、第８図（ｂ）は断面図、第９
図は従来の集積回路の断面図である。 11……Ｐ型のシリコン半導体基板、12……素子分離用の
シリコン酸化膜、13……ゲート絶縁膜用のシリコン酸化
膜、14……コンタクトホール、15……多結晶シリコン
層、16……下地導電層、17……フォトレジスト膜、18…
…配線用導電層、19……ゲート電極、20……開口部、21
……ソース領域、22……ドレイン領域、23……ドレイン
もしくはソース領域、24……Ｎ型拡散領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78
Claims (2)
- 【請求項１】半導体基板と、 上記基板の表面に選択的に形成された素子分離用絶縁膜
と、 上記基板の表面に形成されたゲート絶縁膜と、 上記素子分離用絶縁膜と隣接する位置で上記ゲート絶縁
膜に形成された第１の開口部と、 上記第１の開口部の下部に位置する上記基板内に形成さ
れ基板とは逆導電型の第１の導電層と、 上記第１の開口部を通じて上記第１の導電層と接続され
た配線層と、 上記第１の導電層に対し上記素子分離用絶縁膜を隔てた
位置で上記基板内に形成され基板とは逆導電型の第２の
導電層と、 上記第１の開口部内で上記素子分離用絶縁膜と接する位
置に形成され、上記第１の導電層を貫通してこの第１の
導電層を二つの部分に分離し、その底部が上記基板に達
するように形成された第２の開口部と を具備したことを特徴とする半導体集積回路。 - 【請求項２】半導体基板の表面に素子分離用絶縁膜を選
択的に形成する工程と、 上記基板の表面にゲート絶縁膜を形成する工程と、 選択エッチング法により上記ゲート絶縁膜に上記素子分
離用絶縁膜と隣接する位置に第１の開口部を形成する工
程と、 全面に多結晶シリコン層を形成する工程と、 上記多結晶シリコン層に上記基板とは逆導電型の不純物
を導入すると共にこの不純物を上記第１の開口部を通じ
て上記基板に導入することにより第１の導電層を形成す
る工程と、 選択エッチング法により上記多結晶シリコン層を少なく
とも上記第１の開口部内及びその周辺に残すと共に上記
第１の開口部内で上記素子分離用絶縁膜と接する位置に
上記第１の導電層を貫通しその底部が上記基板に達する
ように第２の開口部を形成する工程と ４を具備したことを特徴とする半導体集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1107559A JP2718756B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1107559A JP2718756B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288249A JPH02288249A (ja) | 1990-11-28 |
| JP2718756B2 true JP2718756B2 (ja) | 1998-02-25 |
Family
ID=14462247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1107559A Expired - Fee Related JP2718756B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718756B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736865A (ja) * | 1980-08-14 | 1982-02-27 | Nec Corp | Handotaisochi |
| JPS62112340A (ja) * | 1985-11-11 | 1987-05-23 | Sony Corp | 半導体装置の製造方法 |
-
1989
- 1989-04-28 JP JP1107559A patent/JP2718756B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02288249A (ja) | 1990-11-28 |
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