JPH0669231A - Ｍｏｓ型トランジスタの製法 - Google Patents
Ｍｏｓ型トランジスタの製法Info
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- JPH0669231A JPH0669231A JP23635492A JP23635492A JPH0669231A JP H0669231 A JPH0669231 A JP H0669231A JP 23635492 A JP23635492 A JP 23635492A JP 23635492 A JP23635492 A JP 23635492A JP H0669231 A JPH0669231 A JP H0669231A
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- Japan
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- insulating film
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- region
- drain
- forming
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳ型トランジスタの製法において、簡単
な工程で低抵抗且つ高信頼のコンタクト構造を得る。 【構成】 半導体基板１０のＮ型ウェル領域１２Ａの表
面に素子孔を有するフィールド絶縁膜１４を形成した
後、素子孔内の半導体表面にゲート絶縁膜１６Ａを介し
てゲート電極層１８Ａを形成する。そして、基板上面に
層間絶縁膜２６を形成した後、絶縁膜２６にソースコン
タクト孔Ａ1 及びドレインコンタクト孔Ａ2 を形成す
る。絶縁膜１４及び電極層１８Ａをマスクとし且つ絶縁
膜２６及びコンタクト孔Ａ1 ，Ａ2 を介してイオン注入
処理を行なうことによりＰ+ 型のソース領域３８及びド
レイン領域４０を形成する。この後、領域３８，４０に
それぞれコンタクトするように配線層４８，５０を形成
する。領域３８，４０がコンタクト領域を含む形で形成
されるので、工程が簡単である。
な工程で低抵抗且つ高信頼のコンタクト構造を得る。 【構成】 半導体基板１０のＮ型ウェル領域１２Ａの表
面に素子孔を有するフィールド絶縁膜１４を形成した
後、素子孔内の半導体表面にゲート絶縁膜１６Ａを介し
てゲート電極層１８Ａを形成する。そして、基板上面に
層間絶縁膜２６を形成した後、絶縁膜２６にソースコン
タクト孔Ａ1 及びドレインコンタクト孔Ａ2 を形成す
る。絶縁膜１４及び電極層１８Ａをマスクとし且つ絶縁
膜２６及びコンタクト孔Ａ1 ，Ａ2 を介してイオン注入
処理を行なうことによりＰ+ 型のソース領域３８及びド
レイン領域４０を形成する。この後、領域３８，４０に
それぞれコンタクトするように配線層４８，５０を形成
する。領域３８，４０がコンタクト領域を含む形で形成
されるので、工程が簡単である。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型トランジス
タ（絶縁ゲート型電界効果トランジスタ）の製法に関
し、特にソース・ドレインコンタクト孔を有する層間絶
縁膜を介してソース・ドレイン形成のための不純物ドー
ピングを行なうことにより簡単な工程で低抵抗且つ高信
頼のコンタクト構造が得られるようにしたものである。
タ（絶縁ゲート型電界効果トランジスタ）の製法に関
し、特にソース・ドレインコンタクト孔を有する層間絶
縁膜を介してソース・ドレイン形成のための不純物ドー
ピングを行なうことにより簡単な工程で低抵抗且つ高信
頼のコンタクト構造が得られるようにしたものである。
【０００２】
【従来の技術】従来、ＭＯＳ型ＬＳＩ等におけるＭＯＳ
型トランジスタの製法としては、図６〜８に示すような
ものが提案されている。
型トランジスタの製法としては、図６〜８に示すような
ものが提案されている。
【０００３】図６の工程では、Ｎ- 型半導体基板１０の
表面にＮ型ウェル領域１２を形成した後、選択酸化法等
により素子孔１４ａを有するフィールド絶縁膜１４を形
成する。そして、素子孔１４ａ内の半導体表面上にゲー
ト絶縁膜１６を介してゲート電極層１８を形成する。
表面にＮ型ウェル領域１２を形成した後、選択酸化法等
により素子孔１４ａを有するフィールド絶縁膜１４を形
成する。そして、素子孔１４ａ内の半導体表面上にゲー
ト絶縁膜１６を介してゲート電極層１８を形成する。
【０００４】次に、図７の工程では、絶縁膜１４及び電
極層１８をマスクとしてＰ型決定不純物をウェル領域１
２の表面に選択的にイオン注入することによりＰ +型の
ソース領域２２及びドレイン領域２４を形成する。そし
て、ＣＶＤ（ケミカル・ベーパー・デポジション）法等
により基板上面に層間絶縁膜２６を形成した後、選択的
なドライエッチング等により絶縁膜２６にソースコンタ
クト孔Ｑ1 及びドレインコンタクト孔Ｑ2 を形成する。
極層１８をマスクとしてＰ型決定不純物をウェル領域１
２の表面に選択的にイオン注入することによりＰ +型の
ソース領域２２及びドレイン領域２４を形成する。そし
て、ＣＶＤ（ケミカル・ベーパー・デポジション）法等
により基板上面に層間絶縁膜２６を形成した後、選択的
なドライエッチング等により絶縁膜２６にソースコンタ
クト孔Ｑ1 及びドレインコンタクト孔Ｑ2 を形成する。
【０００５】この後、図８の工程では、基板上面に配線
材を被着してパターニングすることによりソース配線層
２８及びドレイン配線層３０を形成する。配線層２８，
３０は、それぞれコンタクト孔Ｑ1 ，Ｑ2 を介してソー
ス領域２２，ドレイン領域２４にオーミックコンタクト
する。
材を被着してパターニングすることによりソース配線層
２８及びドレイン配線層３０を形成する。配線層２８，
３０は、それぞれコンタクト孔Ｑ1 ，Ｑ2 を介してソー
ス領域２２，ドレイン領域２４にオーミックコンタクト
する。
【０００６】
【発明が解決しようとする課題】上記した従来法による
と、図９（Ａ）に示すようにＱ2 等のコンタクト孔を形
成する際にアライメントずれが発生した場合、３０等の
配線層についてコンタクト抵抗が増大すると共にリーク
電流ＩL が発生する。アライメントずれに対処し且つ高
い信頼性を確保するには素子孔の寸法を大きくすればよ
いが、これでは微細化に逆行することになる。
と、図９（Ａ）に示すようにＱ2 等のコンタクト孔を形
成する際にアライメントずれが発生した場合、３０等の
配線層についてコンタクト抵抗が増大すると共にリーク
電流ＩL が発生する。アライメントずれに対処し且つ高
い信頼性を確保するには素子孔の寸法を大きくすればよ
いが、これでは微細化に逆行することになる。
【０００７】また、図１０（Ａ）に示すようにＱ2 等の
コンタクト孔を形成する際にオーバーエッチ量が過大で
あった場合、３０等の配線層は、２４等の不純物ドープ
領域のエッチされた低濃度部分とコンタクトするので、
コンタクト抵抗が増大すると共にリーク電流発生の原因
となり、信頼性が低下する。従って、エッチ量を十分に
管理する必要があり、プロセスマージンが小さい。
コンタクト孔を形成する際にオーバーエッチ量が過大で
あった場合、３０等の配線層は、２４等の不純物ドープ
領域のエッチされた低濃度部分とコンタクトするので、
コンタクト抵抗が増大すると共にリーク電流発生の原因
となり、信頼性が低下する。従って、エッチ量を十分に
管理する必要があり、プロセスマージンが小さい。
【０００８】ところで、コンタクト抵抗の低減策として
は、図８に示すように配線層２８，３０の形成前にコン
タクト孔Ｑ1 ，Ｑ2 を介してＰ型決定不純物をウェル領
域１２の表面に選択的にイオン注入することによりＰ+
型コンタクト領域３２，３４を形成することも提案され
ている。しかし、この方法によると、工程数が増大する
という問題点があり、特にコンプリメンタリＭＯＳ（Ｃ
ＭＯＳ）型ＬＳＩ等の製造に際してはＰチャンネル部及
びＮチャンネル部についてそれぞれ別々にコンタクト領
域を形成する必要があるので、レジストマスク形成工程
が２工程と、イオン注入工程が２工程とで合計４工程も
増加する。
は、図８に示すように配線層２８，３０の形成前にコン
タクト孔Ｑ1 ，Ｑ2 を介してＰ型決定不純物をウェル領
域１２の表面に選択的にイオン注入することによりＰ+
型コンタクト領域３２，３４を形成することも提案され
ている。しかし、この方法によると、工程数が増大する
という問題点があり、特にコンプリメンタリＭＯＳ（Ｃ
ＭＯＳ）型ＬＳＩ等の製造に際してはＰチャンネル部及
びＮチャンネル部についてそれぞれ別々にコンタクト領
域を形成する必要があるので、レジストマスク形成工程
が２工程と、イオン注入工程が２工程とで合計４工程も
増加する。
【０００９】この発明の目的は、簡単な工程で低抵抗且
つ高信頼のコンタクトを得ることができる新規なＭＯＳ
型トランジスタの製法を提供することにある。
つ高信頼のコンタクトを得ることができる新規なＭＯＳ
型トランジスタの製法を提供することにある。
【００１０】
【課題を解決するための手段】この発明によるＭＯＳ型
トランジスタの製法は、（ａ）半導体基板の表面に素子
孔を有するフィールド絶縁膜を形成する工程と、（ｂ）
前記素子孔内の半導体表面上にゲート絶縁膜を介してゲ
ート電極層を形成する工程と、（ｃ）前記素子孔及び前
記ゲート電極層を覆って層間絶縁膜を形成する工程と、
（ｄ）前記ゲート電極層の一方側及び他方側において前
記層間絶縁膜にソースコンタクト孔及びドレインコンタ
クト孔を形成する工程と、（ｅ）前記フィールド絶縁膜
及び前記ゲート電極層をマスクとし且つ前記層間絶縁
膜、前記ソースコンタクト孔及び前記ドレインコンタク
ト孔を介して前記素子孔内の半導体表面に導電型決定不
純物をドープすることによりソース領域及びドレイン領
域を形成する工程と、（ｆ）前記ソースコンタクト孔及
び前記ドレインコンタクト孔をそれぞれ介して前記ソー
ス領域及び前記ドレイン領域にコンタクトするようにソ
ース配線層及びドレイン配線層を前記層間絶縁膜の上に
形成する工程とを含むものである。
トランジスタの製法は、（ａ）半導体基板の表面に素子
孔を有するフィールド絶縁膜を形成する工程と、（ｂ）
前記素子孔内の半導体表面上にゲート絶縁膜を介してゲ
ート電極層を形成する工程と、（ｃ）前記素子孔及び前
記ゲート電極層を覆って層間絶縁膜を形成する工程と、
（ｄ）前記ゲート電極層の一方側及び他方側において前
記層間絶縁膜にソースコンタクト孔及びドレインコンタ
クト孔を形成する工程と、（ｅ）前記フィールド絶縁膜
及び前記ゲート電極層をマスクとし且つ前記層間絶縁
膜、前記ソースコンタクト孔及び前記ドレインコンタク
ト孔を介して前記素子孔内の半導体表面に導電型決定不
純物をドープすることによりソース領域及びドレイン領
域を形成する工程と、（ｆ）前記ソースコンタクト孔及
び前記ドレインコンタクト孔をそれぞれ介して前記ソー
ス領域及び前記ドレイン領域にコンタクトするようにソ
ース配線層及びドレイン配線層を前記層間絶縁膜の上に
形成する工程とを含むものである。
【００１１】
【作用】この発明の方法によれば、層間絶縁膜にソース
コンタクト孔及びドレインコンタクト孔を形成した後、
これらのコンタクト孔及び層間絶縁膜を介して不純物ド
ーピングを行なうことによりソース領域及びドレイン領
域を形成するようにしたので、ソース領域及びドレイン
領域はいずれもコンタクト孔に対応したコンタクト領域
を含む形で形成される。従って、コンタクト領域を形成
するための独立した工程は不要となる。
コンタクト孔及びドレインコンタクト孔を形成した後、
これらのコンタクト孔及び層間絶縁膜を介して不純物ド
ーピングを行なうことによりソース領域及びドレイン領
域を形成するようにしたので、ソース領域及びドレイン
領域はいずれもコンタクト孔に対応したコンタクト領域
を含む形で形成される。従って、コンタクト領域を形成
するための独立した工程は不要となる。
【００１２】
【実施例】図１〜５は、この発明の一実施例によるＣＭ
ＯＳ型ＬＳＩの製法を示すもので、各々の図に対応する
工程（１）〜（５）を順次に説明する。
ＯＳ型ＬＳＩの製法を示すもので、各々の図に対応する
工程（１）〜（５）を順次に説明する。
【００１３】（１）例えばＮ- 型シリコンからなる半導
体基板１０の表面に選択的イオン注入法等によりＮ型ウ
ェル領域１２Ａ及びＰ型ウェル領域１２Ｂを形成した
後、選択酸化法等により素子孔１４Ａ，１４Ｂを有する
フィールド絶縁膜１４を約５００［ｎｍ］の厚さに形成
する。そして、素子孔１４Ａ内の半導体表面にはゲート
絶縁膜１６Ａを介してゲート電極層１８Ａを形成すると
共に素子孔１４Ｂ内の半導体表面にはゲート絶縁膜１６
Ｂを介してゲート電極層１８Ｂを形成する。ゲート絶縁
膜１６Ａ，１６Ｂとしては、素子孔１４Ａ，１４Ｂ内の
半導体表面を熱酸化して形成したシリコンオキサイド膜
を使用することができる。ゲート電極層１６Ａ，１６Ｂ
としては、ＣＶＤ法により基板上面に約４５０［ｎｍ］
の厚さに堆積したポリシリコン層を所望のゲート電極パ
ターンに従ってパターニングしたものを使用することが
できる。
体基板１０の表面に選択的イオン注入法等によりＮ型ウ
ェル領域１２Ａ及びＰ型ウェル領域１２Ｂを形成した
後、選択酸化法等により素子孔１４Ａ，１４Ｂを有する
フィールド絶縁膜１４を約５００［ｎｍ］の厚さに形成
する。そして、素子孔１４Ａ内の半導体表面にはゲート
絶縁膜１６Ａを介してゲート電極層１８Ａを形成すると
共に素子孔１４Ｂ内の半導体表面にはゲート絶縁膜１６
Ｂを介してゲート電極層１８Ｂを形成する。ゲート絶縁
膜１６Ａ，１６Ｂとしては、素子孔１４Ａ，１４Ｂ内の
半導体表面を熱酸化して形成したシリコンオキサイド膜
を使用することができる。ゲート電極層１６Ａ，１６Ｂ
としては、ＣＶＤ法により基板上面に約４５０［ｎｍ］
の厚さに堆積したポリシリコン層を所望のゲート電極パ
ターンに従ってパターニングしたものを使用することが
できる。
【００１４】（２）次に、基板上面にＣＶＤ法によりシ
リコンオキサイドを堆積するなどして約１５０［ｎｍ］
の厚さの層間絶縁膜２６を形成する。そして、レジスト
層をマスクとするドライエッチングによりソースコンタ
クト孔Ａ1 ，Ｂ1 及びドレインコンタクト孔Ａ2 ，Ｂ2
を絶縁膜２６に形成する。
リコンオキサイドを堆積するなどして約１５０［ｎｍ］
の厚さの層間絶縁膜２６を形成する。そして、レジスト
層をマスクとするドライエッチングによりソースコンタ
クト孔Ａ1 ，Ｂ1 及びドレインコンタクト孔Ａ2 ，Ｂ2
を絶縁膜２６に形成する。
【００１５】（３）次に、基板上面にＰ型ウェル領域１
２Ｂを覆うようにレジスト層３６を形成する。そして、
レジスト層３６、絶縁膜１４及び電極層１８Ａをマスク
とし且つ絶縁膜２６及びコンタクト孔Ａ1 ，Ａ2 を介し
てＮ型ウェル領域１２Ａの表面に選択的にボロン等のＰ
型決定不純物をイオン注入することによりＰ+ 型のソー
ス領域３８及びドレイン領域４０を形成する。このと
き、Ｐ+ 型領域３８，４０はいずれもコンタクト孔に対
応したＰ+ 型コンタクト領域を含む形で形成される。
２Ｂを覆うようにレジスト層３６を形成する。そして、
レジスト層３６、絶縁膜１４及び電極層１８Ａをマスク
とし且つ絶縁膜２６及びコンタクト孔Ａ1 ，Ａ2 を介し
てＮ型ウェル領域１２Ａの表面に選択的にボロン等のＰ
型決定不純物をイオン注入することによりＰ+ 型のソー
ス領域３８及びドレイン領域４０を形成する。このと
き、Ｐ+ 型領域３８，４０はいずれもコンタクト孔に対
応したＰ+ 型コンタクト領域を含む形で形成される。
【００１６】イオン注入処理では、一例としてボロンを
５０［ＫｅＶ］の加速電圧で８．５×１０15［ｃｍ-2］
のドーズ量となるようにイオン注入することができる。
このとき、領域３８（又は４０）において、浅い部分の
接合深さは約０．１６［μｍ］、深い部分の接合深さは
約０．３１［μｍ］であった。また、浅い部分のドレー
ズ量は５×１０15［ｃｍ-2］であった。なお、イオン注
入処理の後は、レジスト層３６を除去する。
５０［ＫｅＶ］の加速電圧で８．５×１０15［ｃｍ-2］
のドーズ量となるようにイオン注入することができる。
このとき、領域３８（又は４０）において、浅い部分の
接合深さは約０．１６［μｍ］、深い部分の接合深さは
約０．３１［μｍ］であった。また、浅い部分のドレー
ズ量は５×１０15［ｃｍ-2］であった。なお、イオン注
入処理の後は、レジスト層３６を除去する。
【００１７】（４）次に、基板上面にＮ型ウェル領域１
２Ａを覆うようにレジスト層４２を形成する。そして、
レジスト層４２、絶縁膜１４及び電極層１８Ｂをマスク
とし且つ絶縁膜２６及びコンタクト孔Ｂ1 ，Ｂ2 を介し
てＰ型ウェル領域１２Ｂの表面に選択的にリン等のＮ型
決定不純物をイオン注入することによりＮ+ 型のソース
領域４４及びドレイン領域４６を形成する。このとき、
Ｎ+ 型領域４４，４６はいずれもコンタクト孔に対応し
たＮ+ 型コンタクト領域を含む形で形成される。
２Ａを覆うようにレジスト層４２を形成する。そして、
レジスト層４２、絶縁膜１４及び電極層１８Ｂをマスク
とし且つ絶縁膜２６及びコンタクト孔Ｂ1 ，Ｂ2 を介し
てＰ型ウェル領域１２Ｂの表面に選択的にリン等のＮ型
決定不純物をイオン注入することによりＮ+ 型のソース
領域４４及びドレイン領域４６を形成する。このとき、
Ｎ+ 型領域４４，４６はいずれもコンタクト孔に対応し
たＮ+ 型コンタクト領域を含む形で形成される。
【００１８】イオン注入処理では、一例としてリンを１
５０［ＫｅＶ］の加速電圧で７．５×１０15［ｃｍ-2］
のドーズ量となるようにイオン注入することができる。
このとき、領域４４（又は４６）において、浅い部分の
接合深さは約０．１４［μｍ］、深い部分の接合深さは
約０．３８［μｍ］であった。また、浅い部分のドーズ
量は４×１０15［ｃｍ-2］であった。なお、イオン注入
処理の後は、レジスト層４２を除去する。
５０［ＫｅＶ］の加速電圧で７．５×１０15［ｃｍ-2］
のドーズ量となるようにイオン注入することができる。
このとき、領域４４（又は４６）において、浅い部分の
接合深さは約０．１４［μｍ］、深い部分の接合深さは
約０．３８［μｍ］であった。また、浅い部分のドーズ
量は４×１０15［ｃｍ-2］であった。なお、イオン注入
処理の後は、レジスト層４２を除去する。
【００１９】（５）次に、基板上面にＡｌ合金等の配線
材を被着してパターニングすることによりコンタクト孔
Ａ1 ，Ａ2 ，Ｂ1 ，Ｂ2 にそれぞれ対応した配線層４
８，５０，５２，５４を形成する。
材を被着してパターニングすることによりコンタクト孔
Ａ1 ，Ａ2 ，Ｂ1 ，Ｂ2 にそれぞれ対応した配線層４
８，５０，５２，５４を形成する。
【００２０】上記した製法によると、図９（Ｂ）に示す
ようにＡ2 等のコンタクト孔を形成する際にアライメン
トずれが発生しても、４０等のＰ+ 型領域はコンタクト
孔に合わせて形成されるため、図９（Ａ）の場合のよう
にコンタクト抵抗が増大したり、リーク電流が発生した
りすることがなく、高い信頼性を確保することができ
る。従って、微細化に有利となる。
ようにＡ2 等のコンタクト孔を形成する際にアライメン
トずれが発生しても、４０等のＰ+ 型領域はコンタクト
孔に合わせて形成されるため、図９（Ａ）の場合のよう
にコンタクト抵抗が増大したり、リーク電流が発生した
りすることがなく、高い信頼性を確保することができ
る。従って、微細化に有利となる。
【００２１】また、図１０（Ｂ）に示すようにＡ2 等の
コンタクト孔を形成する際にオーバーエッチ量が過大で
あっても、４０等のＰ+ 型領域はコンタクト孔の形成後
に形成されるため、不純物濃度の低下がなく、図１０
（Ａ）の場合のようにコンタクト抵抗の増大や信頼性の
低下を招くことがない。従って、プロセスマージンが大
きく、歩留りが向上する。
コンタクト孔を形成する際にオーバーエッチ量が過大で
あっても、４０等のＰ+ 型領域はコンタクト孔の形成後
に形成されるため、不純物濃度の低下がなく、図１０
（Ａ）の場合のようにコンタクト抵抗の増大や信頼性の
低下を招くことがない。従って、プロセスマージンが大
きく、歩留りが向上する。
【００２２】なお、この発明は、上記実施例に限定され
るものではなく、例えばＬＤＤ（Lightly Doped Drain)
構造のＭＯＳ型トランジスタ等にも適用可能である。ま
た、図５の工程では、高融点金属又はそのシリサイド等
からなるコンタクトバリア層を有する配線層を形成して
もよい。
るものではなく、例えばＬＤＤ（Lightly Doped Drain)
構造のＭＯＳ型トランジスタ等にも適用可能である。ま
た、図５の工程では、高融点金属又はそのシリサイド等
からなるコンタクトバリア層を有する配線層を形成して
もよい。
【００２３】
【発明の効果】以上のように、この発明によれば、ソー
ス・ドレインコンタクト孔を有する層間絶縁膜を介して
不純物ドーピングを行なうことによりコンタクト領域を
含む形でソース領域及びドレイン領域を形成するように
したので、コンタクト領域形成工程を追加することなく
簡単に低抵抗且つ高信頼のコンタクト構造が得られるも
のである。その上、微細化に有利になること、プロセス
マージンが大きいこと等の利点もある。
ス・ドレインコンタクト孔を有する層間絶縁膜を介して
不純物ドーピングを行なうことによりコンタクト領域を
含む形でソース領域及びドレイン領域を形成するように
したので、コンタクト領域形成工程を追加することなく
簡単に低抵抗且つ高信頼のコンタクト構造が得られるも
のである。その上、微細化に有利になること、プロセス
マージンが大きいこと等の利点もある。
【図１】 この発明の一実施例によるＣＭＯＳ型ＬＳＩ
の製法における処理工程を示す基板断面図である。
の製法における処理工程を示す基板断面図である。
【図２】 図１の工程に続く工程を示す基板断面図であ
る。
る。
【図３】 図２の工程に続く工程を示す基板断面図であ
る。
る。
【図４】 図３の工程に続く工程を示す基板断面図であ
る。
る。
【図５】 図４の工程に続く工程を示す基板断面図であ
る。
る。
【図６】 従来のＭＯＳ型トランジスタの製法における
処理工程を示す基板断面図である。
処理工程を示す基板断面図である。
【図７】 図６の工程に続く工程を示す基板断面図であ
る。
る。
【図８】 図７の工程に続く工程を示す基板断面図であ
る。
る。
【図９】 コンタクト孔形成時にアライメントずれが発
生した場合のコンタクト構造を従来例（Ａ）とこの発明
（Ｂ）とで対比して示す断面図である。
生した場合のコンタクト構造を従来例（Ａ）とこの発明
（Ｂ）とで対比して示す断面図である。
【図１０】 コンタクト孔形成時にオーバーエッチ量が
過大であった場合のコンタクト構造を従来例（Ａ）とこ
の発明（Ｂ）とで対比して示す断面図である。
過大であった場合のコンタクト構造を従来例（Ａ）とこ
の発明（Ｂ）とで対比して示す断面図である。
１０：半導体基板、１２Ａ，１２Ｂ：ウェル領域、１
４：フィールド絶縁膜、１４Ａ，１４Ｂ：素子孔、１６
Ａ，１６Ｂ：ゲート絶縁膜、１８Ａ，１８Ｂ：ゲート電
極層、２６：層間絶縁膜、３６，４２：レジスト層、３
８，４４：ソース領域、４０，４６：ドレイン領域、４
８，５０，５２，５４：配線層、Ａ1 ，Ａ2 ，Ｂ1 ，Ｂ
2 ：コンタクト孔。
４：フィールド絶縁膜、１４Ａ，１４Ｂ：素子孔、１６
Ａ，１６Ｂ：ゲート絶縁膜、１８Ａ，１８Ｂ：ゲート電
極層、２６：層間絶縁膜、３６，４２：レジスト層、３
８，４４：ソース領域、４０，４６：ドレイン領域、４
８，５０，５２，５４：配線層、Ａ1 ，Ａ2 ，Ｂ1 ，Ｂ
2 ：コンタクト孔。
Claims (1)
- 【請求項１】（ａ）半導体基板の表面に素子孔を有する
フィールド絶縁膜を形成する工程と、 （ｂ）前記素子孔内の半導体表面上にゲート絶縁膜を介
してゲート電極層を形成する工程と、 （ｃ）前記素子孔及び前記ゲート電極層を覆って層間絶
縁膜を形成する工程と、 （ｄ）前記ゲート電極層の一方側及び他方側において前
記層間絶縁膜にソースコンタクト孔及びドレインコンタ
クト孔を形成する工程と、 （ｅ）前記フィールド絶縁膜及び前記ゲート電極層をマ
スクとし且つ前記層間絶縁膜、前記ソースコンタクト孔
及び前記ドレインコンタクト孔を介して前記素子孔内の
半導体表面に導電型決定不純物をドープすることにより
ソース領域及びドレイン領域を形成する工程と、 （ｆ）前記ソースコンタクト孔及び前記ドレインコンタ
クト孔をそれぞれ介して前記ソース領域及び前記ドレイ
ン領域にコンタクトするようにソース配線層及びドレイ
ン配線層を前記層間絶縁膜の上に形成する工程とを含む
ＭＯＳ型トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23635492A JPH0669231A (ja) | 1992-08-12 | 1992-08-12 | Ｍｏｓ型トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23635492A JPH0669231A (ja) | 1992-08-12 | 1992-08-12 | Ｍｏｓ型トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669231A true JPH0669231A (ja) | 1994-03-11 |
Family
ID=16999564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23635492A Pending JPH0669231A (ja) | 1992-08-12 | 1992-08-12 | Ｍｏｓ型トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667206B2 (en) | 2000-09-01 | 2003-12-23 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
-
1992
- 1992-08-12 JP JP23635492A patent/JPH0669231A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667206B2 (en) | 2000-09-01 | 2003-12-23 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
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