JP2654175B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2654175B2 JP2654175B2 JP1077905A JP7790589A JP2654175B2 JP 2654175 B2 JP2654175 B2 JP 2654175B2 JP 1077905 A JP1077905 A JP 1077905A JP 7790589 A JP7790589 A JP 7790589A JP 2654175 B2 JP2654175 B2 JP 2654175B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置の製造方法に関するものである。
（従来の技術） 一般に集積回路の微細化においては、ゲート電極とし
て用いられる多結晶シリコン（Si）を、そのまま配線と
して用いて直接拡散層に接続させる技術が重要である。
前述の技術において通常用いられている方法を第３図を
用いて説明する。
て用いられる多結晶シリコン（Si）を、そのまま配線と
して用いて直接拡散層に接続させる技術が重要である。
前述の技術において通常用いられている方法を第３図を
用いて説明する。
先ず第３図（ａ）に示すように、例えばSi基板41上に
選択酸化法を用いて素子領域を分離するための酸化膜42
を形成する。次に例えばHCl酸化によってSiO2からなる
ゲート絶縁膜43を例えば10nm程度形成する。その後、例
えば化学気相成長法（CVD法）を用いて、多結晶Si膜44
を140nm程度堆積する。その後レジスト膜45を所定の膜
厚に塗布し、写真蝕刻法を用いて多結晶Si膜44と後述の
拡散層領域を接続すべき孔を形成するためのマスクを形
成する（第３図（ａ）参照）。
選択酸化法を用いて素子領域を分離するための酸化膜42
を形成する。次に例えばHCl酸化によってSiO2からなる
ゲート絶縁膜43を例えば10nm程度形成する。その後、例
えば化学気相成長法（CVD法）を用いて、多結晶Si膜44
を140nm程度堆積する。その後レジスト膜45を所定の膜
厚に塗布し、写真蝕刻法を用いて多結晶Si膜44と後述の
拡散層領域を接続すべき孔を形成するためのマスクを形
成する（第３図（ａ）参照）。
その後第３図（ｂ）に示すようにレジスト膜45をマス
クとして、例えば非等方性のドライエッチングを用いて
多結晶Si膜44と拡散層領域を接続すべき孔を形成する。
そしてレジスト膜を除去した後、上記接続すべき孔の底
部に存在するゲート絶縁膜43を例えばNH4F等を用いて除
去する。次に例えば化学気相成長法を用いて多結晶Si膜
47を50nm程度形成し、その後例えばリンを50KeVのエネ
ルギーで50×1015cm-2程度イオン注入して拡散層領域48
を形成する（第３図（ｂ）参照）。
クとして、例えば非等方性のドライエッチングを用いて
多結晶Si膜44と拡散層領域を接続すべき孔を形成する。
そしてレジスト膜を除去した後、上記接続すべき孔の底
部に存在するゲート絶縁膜43を例えばNH4F等を用いて除
去する。次に例えば化学気相成長法を用いて多結晶Si膜
47を50nm程度形成し、その後例えばリンを50KeVのエネ
ルギーで50×1015cm-2程度イオン注入して拡散層領域48
を形成する（第３図（ｂ）参照）。
その後さらに化学気相成長法を用いて多結晶Si膜49を
100nm程度堆積する。そして、例えばPOCl3雰囲気で900
℃、30分程度の熱処理を行ない、堆積した多結晶Si膜4
4,47,49を低抵抗化すると共に拡散層領域48も電気的に
活性化する。
100nm程度堆積する。そして、例えばPOCl3雰囲気で900
℃、30分程度の熱処理を行ない、堆積した多結晶Si膜4
4,47,49を低抵抗化すると共に拡散層領域48も電気的に
活性化する。
その後レジスト膜50を所定の膜厚に塗布し、写真蝕刻
法を用いてゲート電極および拡散層領域48と接続すべき
配線部を形成するためのマスクを形成する（第３図
（ｂ）参照）。
法を用いてゲート電極および拡散層領域48と接続すべき
配線部を形成するためのマスクを形成する（第３図
（ｂ）参照）。
次に第３図（ｃ）に示すように所定形状に加工された
レジスト膜50をマスクとしては、例えば非等方性のドラ
イエッチングを用いて多結晶Si膜44,47,49のエッチング
を行ない、ゲート電極51a、および後述の拡散層領域53b
と接続すべき配線部51bを形成する。
レジスト膜50をマスクとしては、例えば非等方性のドラ
イエッチングを用いて多結晶Si膜44,47,49のエッチング
を行ない、ゲート電極51a、および後述の拡散層領域53b
と接続すべき配線部51bを形成する。
その後、ゲート電極51aをマスクにして例えばAsを50K
eVのエネルギーで５×1015cm-2程度イオン注入し、拡散
層領域53a,53bを形成する（第３図（ｃ）参照）。
eVのエネルギーで５×1015cm-2程度イオン注入し、拡散
層領域53a,53bを形成する（第３図（ｃ）参照）。
次に第３図（ｄ）に示すように、例えば化学気相成長
法によりSiO2を500nm程度堆積し、層間絶縁膜54を形成
する。そして写真蝕刻法と非等方性エッチングを用いて
拡散層領域53aとの接続孔55a、および配線部51bとの接
続孔55bを開孔する。その後例えばAlをスパッタリング
法によって500nm程度堆積し、写真蝕刻法と非等方性エ
ッチングを組み合せて用いることにより金属配線56を形
成して半導体装置を完成する。
法によりSiO2を500nm程度堆積し、層間絶縁膜54を形成
する。そして写真蝕刻法と非等方性エッチングを用いて
拡散層領域53aとの接続孔55a、および配線部51bとの接
続孔55bを開孔する。その後例えばAlをスパッタリング
法によって500nm程度堆積し、写真蝕刻法と非等方性エ
ッチングを組み合せて用いることにより金属配線56を形
成して半導体装置を完成する。
（発明が解決しようとする課題） 従来の方法を用いた場合、配線部51bと直接に接続さ
せる拡散層領域53は同一の導電型の半導体となっていな
ければならないため、例えば配線部51bがｎ型の時は、
ｎ型拡散層領域のみにしか直接接続することができなか
った。
せる拡散層領域53は同一の導電型の半導体となっていな
ければならないため、例えば配線部51bがｎ型の時は、
ｎ型拡散層領域のみにしか直接接続することができなか
った。
また、第３図（ｃ）に示すように多結晶Si膜44,47,49
のエッチングを行なう際にSi基板41の一部分52もエッチ
ングされてしまうために、部分52は電気的にリークが生
じやすく、半導体装置の特性を劣化させる原因となると
いう問題もあった。
のエッチングを行なう際にSi基板41の一部分52もエッチ
ングされてしまうために、部分52は電気的にリークが生
じやすく、半導体装置の特性を劣化させる原因となると
いう問題もあった。
また、従来の方法は、配線部51bと拡散層領域53bを直
接接続する孔を開孔するために写真蝕刻法を行なう工程
を２回行う必要があるだけでなく、多結晶Si膜を３度に
分けて堆積しなければならない。また、高濃度イオン注
入も２回行う必要があり全体として複雑なプロセスにな
っている。
接接続する孔を開孔するために写真蝕刻法を行なう工程
を２回行う必要があるだけでなく、多結晶Si膜を３度に
分けて堆積しなければならない。また、高濃度イオン注
入も２回行う必要があり全体として複雑なプロセスにな
っている。
本発明は上記問題点を考慮してなされたものであっ
て、拡散層領域と配線部とがいずれの導電型であっても
接続することができるとともに製造プロセスが簡単でか
つ半導体装置の特性を劣化させることのない半導体装置
の製造方法を提供することを目的とする。
て、拡散層領域と配線部とがいずれの導電型であっても
接続することができるとともに製造プロセスが簡単でか
つ半導体装置の特性を劣化させることのない半導体装置
の製造方法を提供することを目的とする。
（課題を解決するための手段） 本発明による半導体装置の製造方法は、半導体基板上
に素子領域および素子分離領域を形成する工程と、素子
領域および素子分離領域上にゲート絶縁膜を形成する工
程と、ゲート絶縁膜に導電膜を堆積し、パターニングを
行って素子領域上にゲート電極を、素子分離領域上の所
定部分に配線部を形成する工程と、ゲート電極および配
線部をマスクにして素子領域上に拡散層領域を形成する
工程と、半導体基板のパターン形成面上に層間絶縁膜を
形成する工程と、層間絶縁膜を選択的に除去することに
より配線部と拡散層領域を直接に接続する接続孔、およ
び配線部との接続孔を形成する工程と、接続孔の底に選
択的に金属膜を形成する工程とを備えていることを特徴
とする。
に素子領域および素子分離領域を形成する工程と、素子
領域および素子分離領域上にゲート絶縁膜を形成する工
程と、ゲート絶縁膜に導電膜を堆積し、パターニングを
行って素子領域上にゲート電極を、素子分離領域上の所
定部分に配線部を形成する工程と、ゲート電極および配
線部をマスクにして素子領域上に拡散層領域を形成する
工程と、半導体基板のパターン形成面上に層間絶縁膜を
形成する工程と、層間絶縁膜を選択的に除去することに
より配線部と拡散層領域を直接に接続する接続孔、およ
び配線部との接続孔を形成する工程と、接続孔の底に選
択的に金属膜を形成する工程とを備えていることを特徴
とする。
（作 用） このように構成された本発明による半導体装置の製造
方法によれば、拡散層領域と配線部とが直接に接続され
る領域のゲート絶縁膜は除去する必要がないこと、およ
び多結晶Siの膜を従来の方法とは異なり１度で形成でき
ることにより製造プロセスが従来の方法に比べて簡単と
なる。
方法によれば、拡散層領域と配線部とが直接に接続され
る領域のゲート絶縁膜は除去する必要がないこと、およ
び多結晶Siの膜を従来の方法とは異なり１度で形成でき
ることにより製造プロセスが従来の方法に比べて簡単と
なる。
そしてゲート絶縁膜が除去されないことにより、従来
配線部形成時に生じていた半導体基板のエッチングが生
じないため電気的リークは起こらず半導体装置の特性の
劣化を防止することができる。
配線部形成時に生じていた半導体基板のエッチングが生
じないため電気的リークは起こらず半導体装置の特性の
劣化を防止することができる。
また金属膜が形成されることにより接続される配線部
と拡散層領域との間にゲート絶縁膜があり、このゲート
絶縁膜が拡散のバリアとなるため配線部と拡散層領域は
同一の導電型である必要がないこととなる。
と拡散層領域との間にゲート絶縁膜があり、このゲート
絶縁膜が拡散のバリアとなるため配線部と拡散層領域は
同一の導電型である必要がないこととなる。
（実施例） 第１図に本発明による半導体装置の製造方法の第１の
実施例を示す。
実施例を示す。
第１図（ａ）に示すように、例えば第１の導電型のSi
基板１に例えば選択酸化法を用いてSiO2からなる素子分
離領域２を形成する。その後、例えば800℃、HCl10％の
酸化雰囲気で10nm程度のゲート絶縁膜３を形成する。そ
してゲート電極および配線部となるべき多結晶Si膜４を
例えば化学気相成長法を用いて400nm程度堆積し、900
℃、POCl3雰囲気中で30分間の熱処理を行う。この熱処
理は多結晶Si膜を低抵抗化するために行われる。次にレ
ジスト膜５を所定の膜厚（例えば1.5μｍ）に塗布し、
写真蝕刻法を用いてパターニングを行う。
基板１に例えば選択酸化法を用いてSiO2からなる素子分
離領域２を形成する。その後、例えば800℃、HCl10％の
酸化雰囲気で10nm程度のゲート絶縁膜３を形成する。そ
してゲート電極および配線部となるべき多結晶Si膜４を
例えば化学気相成長法を用いて400nm程度堆積し、900
℃、POCl3雰囲気中で30分間の熱処理を行う。この熱処
理は多結晶Si膜を低抵抗化するために行われる。次にレ
ジスト膜５を所定の膜厚（例えば1.5μｍ）に塗布し、
写真蝕刻法を用いてパターニングを行う。
その後第１図（ｂ）に示すようにパターニングされた
レジスト膜５をマスクにして、例えば非等方性エッチン
グを用いて多結晶Si膜４のパターニングを行い、ゲート
電極4aおよび配線部4bを形成する。そして、ゲート電極
4aおよび配線部4bをマスクとして例えばAsを40KeVのエ
ネルギーで５×1015cm-2程度イオン注入し、拡散層領域
7a,7bを形成する。
レジスト膜５をマスクにして、例えば非等方性エッチン
グを用いて多結晶Si膜４のパターニングを行い、ゲート
電極4aおよび配線部4bを形成する。そして、ゲート電極
4aおよび配線部4bをマスクとして例えばAsを40KeVのエ
ネルギーで５×1015cm-2程度イオン注入し、拡散層領域
7a,7bを形成する。
その後、層間絶縁膜として例えば化学気相成長法によ
るSiO2膜８を500nm程度堆堆する。そして、この層間絶
縁膜８に対して、写真蝕刻法と非等方性エッチングの組
み合せにより、配線部4bと拡散層領域7bとを直接に接続
させるための接続孔９と、拡散層領域7aとの接続孔10
と、配線部4bとの接続孔11とを同時に形成する。
るSiO2膜８を500nm程度堆堆する。そして、この層間絶
縁膜８に対して、写真蝕刻法と非等方性エッチングの組
み合せにより、配線部4bと拡散層領域7bとを直接に接続
させるための接続孔９と、拡散層領域7aとの接続孔10
と、配線部4bとの接続孔11とを同時に形成する。
さらに各々の接続孔9,10および11に対し、例えばWF6
を用いたタングステンの化学気相成長法を用い、100〜2
00nmのタングステン膜12を形成する。タングステン膜12
は、Si上にのみ選択的に成長するために、第１図（ｃ）
に示すろうに被覆形状となる。
を用いたタングステンの化学気相成長法を用い、100〜2
00nmのタングステン膜12を形成する。タングステン膜12
は、Si上にのみ選択的に成長するために、第１図（ｃ）
に示すろうに被覆形状となる。
その後、第１図（ｄ）に示すように金属配線として例
えばAlをスパッタリング法によって500nm程度堆積し、
写真蝕刻法と非等方性エッチングの組み合わせを用いて
パターニングを行い、金属配線13を形成し、半導体装置
を完成する。
えばAlをスパッタリング法によって500nm程度堆積し、
写真蝕刻法と非等方性エッチングの組み合わせを用いて
パターニングを行い、金属配線13を形成し、半導体装置
を完成する。
以上により本実施例によれば、従来の方法に比べて写
真蝕刻法を１回省略することができること、および配線
部4bと拡散層領域7bとが直接に接続される領域のゲート
絶縁膜３は除去することが必要がないこと、ならびに多
結晶Siの膜４を従来の方法とは異なり１度に形成できる
ことにより製造プロセスが従来の方法に比べて簡単とな
る。そしてゲート絶縁膜３が除去されないことにより、
従来配線部形成時に生じていたSi基板１のエッチングが
生じないため電気的リークは起こらず、半導体装置特性
の劣化を防止することができる。
真蝕刻法を１回省略することができること、および配線
部4bと拡散層領域7bとが直接に接続される領域のゲート
絶縁膜３は除去することが必要がないこと、ならびに多
結晶Siの膜４を従来の方法とは異なり１度に形成できる
ことにより製造プロセスが従来の方法に比べて簡単とな
る。そしてゲート絶縁膜３が除去されないことにより、
従来配線部形成時に生じていたSi基板１のエッチングが
生じないため電気的リークは起こらず、半導体装置特性
の劣化を防止することができる。
また、本実施例によれば拡散層領域7bと配線部4bの接
続はSiの露出部分全体をタングステンが被覆することに
よって達成されるため、そのコンタクト抵抗を大幅に低
減することができる。
続はSiの露出部分全体をタングステンが被覆することに
よって達成されるため、そのコンタクト抵抗を大幅に低
減することができる。
さらに、タングステンの被覆により接続された配線部
4bと拡散層領域7bの間にゲート絶縁膜３があり、これが
拡散のバリアとなるために、配線部4bと拡散層領域7bは
同一の導電型Siを用いる必要はなく、いずれの導電型に
対しても接続することが可能である。
4bと拡散層領域7bの間にゲート絶縁膜３があり、これが
拡散のバリアとなるために、配線部4bと拡散層領域7bは
同一の導電型Siを用いる必要はなく、いずれの導電型に
対しても接続することが可能である。
なお本実施例においてはゲート電極4aおよび配線部4b
として用いた多結晶Si膜の低抵抗化を行なうためにリン
拡散を用いたが、これに限る必要はなく、AsもしくはＢ
をイオン注入して熱処理により電気的に活性化させる方
法を用いても同様の効果を得ることができる。
として用いた多結晶Si膜の低抵抗化を行なうためにリン
拡散を用いたが、これに限る必要はなく、AsもしくはＢ
をイオン注入して熱処理により電気的に活性化させる方
法を用いても同様の効果を得ることができる。
また本実施例では拡散層領域7a,7bを、Asをイオン注
入することにより形成しているが、これは例えばBF2を5
0KeVの加速エネルギーで５×1015cm-2程度イオン注入す
ることによって得られるＰ型のものでもかまわない。
入することにより形成しているが、これは例えばBF2を5
0KeVの加速エネルギーで５×1015cm-2程度イオン注入す
ることによって得られるＰ型のものでもかまわない。
また本実施例では選択的にタングステン膜を形成して
いるが、これは例えばTiを堆積して、700℃程度の熱処
理を行ない、Siの露出した領域のみを選択的にTi−シリ
サイド化する方法を用いても同様の効果を得ることがで
きる。
いるが、これは例えばTiを堆積して、700℃程度の熱処
理を行ない、Siの露出した領域のみを選択的にTi−シリ
サイド化する方法を用いても同様の効果を得ることがで
きる。
なお上記実施例では、ゲート電極および配線部の材料
として多結晶シリコンを用いているが、多結晶シリコン
を堆積した後にTiシリサイド,Wシリサイド、またはMoシ
リサイド等を更に堆積して積層構造とし、この積層構造
をパターニングしてゲート電極および配線部を形成して
も良い。また、W,Mo,TiN等をゲート電極材料として用い
ることも可能である。
として多結晶シリコンを用いているが、多結晶シリコン
を堆積した後にTiシリサイド,Wシリサイド、またはMoシ
リサイド等を更に堆積して積層構造とし、この積層構造
をパターニングしてゲート電極および配線部を形成して
も良い。また、W,Mo,TiN等をゲート電極材料として用い
ることも可能である。
第２図に本発明による半導体装置の製造方法の第２の
実施例を示す。第２図（ａ）に示すように、例えば第１
の導電型のSi基板21に例えば選択酸化法を用いてSiO2か
らなる素子分離領域22を形成する。その後、例えば膜厚
が10nm程度のゲート絶縁膜23を形成する。そして、ゲー
ト電極および配線部となるべき、多結晶Si膜24および低
抵抗化のためのWSi膜25を順次積層し、写真蝕刻法と非
等方性エッチングの組み合せによりパターニングしてゲ
ート電極26a,26b、および配線部26c,26dを形成する。そ
して、ゲート電極26a,26b、および配線部26c,26dをマス
クにして不純物をイオン注入して拡散層領域27a,27b,27
c,27dを形成する（第２図（ａ）参照）。
実施例を示す。第２図（ａ）に示すように、例えば第１
の導電型のSi基板21に例えば選択酸化法を用いてSiO2か
らなる素子分離領域22を形成する。その後、例えば膜厚
が10nm程度のゲート絶縁膜23を形成する。そして、ゲー
ト電極および配線部となるべき、多結晶Si膜24および低
抵抗化のためのWSi膜25を順次積層し、写真蝕刻法と非
等方性エッチングの組み合せによりパターニングしてゲ
ート電極26a,26b、および配線部26c,26dを形成する。そ
して、ゲート電極26a,26b、および配線部26c,26dをマス
クにして不純物をイオン注入して拡散層領域27a,27b,27
c,27dを形成する（第２図（ａ）参照）。
その後層間絶縁膜として例えばSiO2膜28を堆積する。
そして、この層間絶縁膜28に対して、写真蝕刻法と非等
方性エッチングの組み合せによりパターニングして、拡
散層領域27aとの接続孔、配線部26cと拡散層領域27bお
よび27cとのそれぞれの接続孔、ならびに配線部26dと拡
散層領域27dとの接続孔を同時に開孔する。
そして、この層間絶縁膜28に対して、写真蝕刻法と非等
方性エッチングの組み合せによりパターニングして、拡
散層領域27aとの接続孔、配線部26cと拡散層領域27bお
よび27cとのそれぞれの接続孔、ならびに配線部26dと拡
散層領域27dとの接続孔を同時に開孔する。
更に、各々の接続孔に対し、例えばWF6を用いたタン
グステンの化学気相成長法を用い、タングステン膜29a,
29b,29cおよび29dを形成する（第２図（ｂ）参照）。
グステンの化学気相成長法を用い、タングステン膜29a,
29b,29cおよび29dを形成する（第２図（ｂ）参照）。
その後、第２図（ｃ）に示すように金属配線として例
えばAlをスパッタリング法によって500nm程度堆積し、
写真蝕刻法と非等方性エッチングの組み合せを用いてパ
ターニングを行い、金属配線33a,33bを形成し、半導体
装置を完成する。
えばAlをスパッタリング法によって500nm程度堆積し、
写真蝕刻法と非等方性エッチングの組み合せを用いてパ
ターニングを行い、金属配線33a,33bを形成し、半導体
装置を完成する。
以上説明したことにより、第２の実施例も第１の実施
例と同様の効果を得ることができる。
例と同様の効果を得ることができる。
本発明によれば拡散層領域と配線部とがいずれの導電
型であっても接続することができるとともに製造プロセ
スを簡単化することができる。また、この製造プロセス
によって製造される半導体装置の特性の劣化を防止する
ことができる。
型であっても接続することができるとともに製造プロセ
スを簡単化することができる。また、この製造プロセス
によって製造される半導体装置の特性の劣化を防止する
ことができる。
第１図は本発明による半導体装置の製造方法の第１の実
施例を示す断面図、第２図は本発明による半導体装置の
製造方法の第２の実施例を示す断面図、第３図は従来の
方法による半導体装置の製造工程を示す断面図である。 １……半導体基板、２……素子分離領域、３……ゲート
絶縁膜、４……多結晶Si膜、4a……ゲート電極、4b……
配線部、５……レジスト膜、7a,7b……拡散層領域、８
……層間絶縁膜、9,10,11……接続孔、12……タングス
テン膜、13……Al配線、21……Si基板、22……素子分離
領域、23……ゲート絶縁膜、24……多結晶Si膜、25……
Wsi膜、26a,26b……ゲート電極、26c,26d……配線部、2
7a,27b,27c,27d……拡散層領域、28……層間絶縁膜、29
a,29b,29c,29d……タングステン膜、33a,33b……金属配
線。
施例を示す断面図、第２図は本発明による半導体装置の
製造方法の第２の実施例を示す断面図、第３図は従来の
方法による半導体装置の製造工程を示す断面図である。 １……半導体基板、２……素子分離領域、３……ゲート
絶縁膜、４……多結晶Si膜、4a……ゲート電極、4b……
配線部、５……レジスト膜、7a,7b……拡散層領域、８
……層間絶縁膜、9,10,11……接続孔、12……タングス
テン膜、13……Al配線、21……Si基板、22……素子分離
領域、23……ゲート絶縁膜、24……多結晶Si膜、25……
Wsi膜、26a,26b……ゲート電極、26c,26d……配線部、2
7a,27b,27c,27d……拡散層領域、28……層間絶縁膜、29
a,29b,29c,29d……タングステン膜、33a,33b……金属配
線。
Claims (5)
- 【請求項１】半導体基板上に素子領域および素子分離領
域を形成する工程と、前記素子領域および素子分離領域
上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
に導電膜を堆積し、パターニングを行って前記ゲート絶
縁膜を残存させたまま前記素子領域上にゲート電極を、
前記素子領域上および素子分離領域上の所定部分に配線
部を形成する工程と、前記ゲート電極および配線部をマ
スクにして前記素子領域上に拡散層領域を形成する工程
と、前記半導体基板のパターン形成面上に層間絶縁膜を
形成する工程と、前記素子領域上の前記配線部下の前記
ゲート絶縁膜を残存させたまま前記層間絶縁膜を選択的
に除去することにより前記配線部と拡散層領域を直接に
接続する接続孔、および前記配線部との接続孔を形成す
る工程と、前記接続孔の底に選択的に金属膜を形成する
工程とを備えていることを特徴とする半導体装置の製造
方法。 - 【請求項２】前記配線部と拡散層領域を直接接続する接
続孔、および前記配線部との接続孔を同時に開孔するこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】選択的に金属膜を形成する工程においてタ
ングステンの化学気相成長法を用いることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項４】選択的に金属膜を形成する工程において、
Tiの膜を成形した後、熱処理を行うことによって選択的
にTiシリサイド化する方法を用いることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項５】ゲート電極材料として多結晶シリコン、高
融点金属、および高融点金属シリサイドのうち少なくと
も１つを用いることを特徴とする請求項１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077905A JP2654175B2 (ja) | 1988-06-16 | 1989-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-149152 | 1988-06-16 | ||
| JP14915288 | 1988-06-16 | ||
| JP1077905A JP2654175B2 (ja) | 1988-06-16 | 1989-03-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277122A JPH0277122A (ja) | 1990-03-16 |
| JP2654175B2 true JP2654175B2 (ja) | 1997-09-17 |
Family
ID=26418952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077905A Expired - Lifetime JP2654175B2 (ja) | 1988-06-16 | 1989-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654175B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418436B1 (ko) * | 1997-06-27 | 2004-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119750A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0763060B2 (ja) * | 1984-03-15 | 1995-07-05 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPS60193380A (ja) * | 1984-03-15 | 1985-10-01 | Nec Corp | 半導体装置の製造方法 |
| JPS61284963A (ja) * | 1985-06-10 | 1986-12-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
-
1989
- 1989-03-29 JP JP1077905A patent/JP2654175B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0277122A (ja) | 1990-03-16 |
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