KR19990065891A - 통합 반도체 소자의 제조방법 - Google Patents

통합 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 로직 소자와 메모리 소자를 하나의 반도체 기판내에 통합시킨 통합 반도체 소자(embedded semiconductor device)의 제조방법에 관한 것으로, 제1영역(a)과 제2영역(b)을 갖는 반도체 기판(1)에 소자격리영역(2)과 액티브영역(3)을 형성하고, 상기 제1영역(a)과 제2영역(b)의 상기 액티브영역 상면의 소정부위에 게이트절연막(4)을 형성하고, 상기 게이트절연막(4)위에 제1도전막 패턴(5a), 보호막 패턴(6a)을 형성하고, 상기 제1도전막 패턴(5a) 및 상기 보호막 패턴(6a)의 측면에 제1사이드월 스페이서(7a)를 형성하고, 상기 제1사이드월 스페이서(7a) 양측 반도체 기판 표면에 불순물을 주입하여 소스/드레인(8a, 8b)을 형성하고, 상기 제1사이드월 스페이서(7a)의 외주면에 제2사이드월 스페이서(7b)를 형성하고, 상기 보호막 패턴(6a)을 제거하고, 상기 제1 및 제2 영역의 제1도전막 패턴(5a)의 상면과 상기 제2영역의 소스/드레인(8b)의 상면에 제2도전막 패턴(5b)을 형성하는 공정을 순차실시하는 통합반도체 소자의 제조공정을 제공한다.
본발명에 의한 통합 반도체 소자의 제조방법은, 종래에 비하여 공정수가 적고, 용이하기 때문에 반도체 소자의 생산성 향상에 기여한다.

Description

통합 반도체 소자의 제조방법
본발명은, 반도체 소자의 제조방법 특히 로직 소자와 메모리 소자를 하나의 칩안에 통합한 통합 반도체 소자(embedded semiconductor device)의 제조방법에 관한 것이다.
종래에는 단일 기능을 갖는 반도체 소자들을 따로 제작하여, 시스템 보드상에 각각 배치하고 서로 연결하여 시스템을 구현한 반면, 최근 반도체 소자의 제조기술이 발전하고, 시스템의 고속화 고성능화가 요구되면서, 하나의 칩안에, 단일 기능을 수행하는 반도체 소자 여러개를 짜넣어 하나의 칩으로 구성하는 단일칩 시스템(system on a chip) 또는 통합 반도체 소자(embedded semiconductor device)가 제조되고 있다. 그 대표적인 예로는 디램(Dynamic Ramdom Access Memory; DRAM)과 마이크로프로세서(microprocessor)를 통합시킨 통합 반도체 소자를 들 수 있다.
그러나, 상기 통합 반도체 소자는 각각의 기능 소자별로 제조공정이 서로 다르기 때문에, 그 제조공정이 복잡해지는 문제점이 있다. 따라서 여러 기능 소자의 제조공정을 공통화시키는 것이 과제가 되고 있다.
종래 디램셀과 로직 소자를 통합시킨 반도체 소자의 구조 및 제조공정을 첨부된 도면을 이용하여 설명하면 다음과 같다.
도1에서 편의상, 점선을 기준으로하여 디램셀를 왼편에 도시했고, 로직 소자를 오른편에 도시했다. 그러나 실제의 반도체 칩에서는 각각 왼쪽과, 오른쪽으로 한정되어 위치하는 것은 아니며, 또한 도면에 도시된 각각의 반도체 소자의 크기는 실제의 크기와 비례하거나 관련이 있지는 않고, 다만 도면 작성의 편의를 고려하여 도시한 것이다. 또한 설명의 편의상 디램셀을 도시한 도면의 점선을 기준으로하여 왼쪽을 제1영역(a), 로직 소자를 도시한 도면의 오른쪽을 제2영역(b)으로 칭한다.
제1영역(a)과 제2영역(b)으로 구성된 반도체 기판(1)에 복수의 소자 격리 영역(2)와 액티브영역(3)이 형성되어 있다. 제1영역(a)과 제2영역(b)의 각각의 액티브 영역(3)위에 게이트절연막(4)이 형성되어 있고, 상기 게이트절연막(4) 위에 제1도전막 패턴(5a)과 제2도전막 패턴(5b)으로 된 게이트전극(5)이 형성되어 있다. 상기 제1도전막 패턴(5a)은 폴리실리콘층으로 되어 있고, 상기 제2도전막 패턴(5b)은 금속층 또는 실리사이드층으로 되어 있다. 상기 게이트전극(5)의 측면에 절연막으로 된 사이드월 스페이서(7)가 형성되어 있고, 상기 사이드월 스페이서(7)의 양측 반도체 기판 표면에 소스/드레인(8a, 8b)이 형성되어 있다. 상기 도면부호 8a는 제1영역에 형성된 소스/드레인 이고, 도면부호 8b는 제2영역에 형성된 소스/드레인 이다. 이상은 제1영역(a)과 제2영역(b)에 형성되어 있는 소자들의 공통적인 구조이다. 다음으로, 제2영역(b)에 위치하는 소자의 경우에는, 소스/드레인(8b)의 표면에 제3도전막 패턴(10)이 형성되어 있다. 상기 제3도전막 패턴(10)은 금속층이거나 또는 실리사이드층이다. 즉 로직 소자는, 소스/드레인(8b)의 저항을 줄이고 레이아웃상에서 적은 면적을 차지하도록 하기 위해 실리사이드층(10)을 소스/드레인(8b) 표면에 형성한다. 그러나, 제1영역(a)에 위치하는 디램셀의 경우에는, 소스/드레인(8a) 표면에 실리사이드층을 형성하면, 접합 누설전류(junction leakage)가 생길 수 있기 때문에 실리사이드층을 형성하지 않는다.
도1에 도시한 구조를 갖는 반도체 소자의 종래 제조방법은 다음과 같다.
도2a에 도시한 바와 같이, 반도체 기판(1)에 일반적으로 잘 알려져 있는 로코스(LOCOS)공정을 이용하거나, 또는 트렌치를 형성한 후, 상기 트렌치에 산화막을 채우는 방법으로 복수의 소자격리영역(2)를 형성한다. 상기 소자격리영역(2) 이외의 반도체 기판 표면에 불순물을 약하게 도핑하여 액티브 영역(3)을 형성한다. 다음으로 상기 반도체 기판전면에 게이트절연막(4)을 증착한다. 이어서 상기 게이트절연막(4)위에 제1도전막인 폴리실리콘층과 제2도전막인 실리사이드층 또는 금속층을 적층한다. 이어서 상기 금속층위에 보호막을 증착한다. 또, 상기 보호막의 재질은, 후속하는 공정에서 형성하게 될 사이드월 스페이서와 식각선택비가 큰 재질이어야 하며, 보통 산화막, 질화막 또는 PSG(phosphorous silicate glass) 등을 이용한다. 이어서 상기 보호막, 제2도전막, 제1도전막을 순차적으로 식각하여, 보호막 패턴(6a) 및 제2도전막 패턴(5b), 제1도전막 패턴(5a)를 형성한다. 상기 제2도전막 패턴(5b)/제1도전막 패턴(5a)를 게이트 전극(5)이라 한다. 상기 보호막 패턴(6a)의 역할은, 후속하는 공정에서 제2영역(b)에 형성될 소스/드레인 표면에 자기정렬방식으로 실리사이드(self-aligned silicide ; salicide) 형성시, 게이트전극(5)를 구성하고 있는 제2도전막 패턴(5b)이 실리사이드화 반응을 하여 게이트전극(5)의 높이가 높아지는 것을 방지하기 위한 것이다.
다음으로, 상기 공정을 순차진행하여 형성된 반도체 기판(1) 위의 전체구조위에 절연막을 형성한 후, 에치백하여 상기 게이트전극(5)의 측면에 사이드월 스페이서(7)를 형성한다. 상기 보호막패턴(6a)와 사이드월 스페이서(7)을 마스크로하여 상기 반도체 기판(1)의 표면에 불순물을 주입하여 소스/드레인(8a, 8b)을 형성한다.
이어서, 도2b에 도시된 바와 같이 제1영역(a)의 반도체 기판(1) 상면의 전체구조를 덮도록 포토 레지스트로 마스크 패턴(9)을 형성한다.
다음으로, 상기 제2영역의 반도체 기판(1)위에 형성된 전체구조위에 티타늄, 질화티타늄 또는 텅스텐과 같은 금속층을 형성한 다음, 열처리를 하여, 상기 금속층과 상기 소스/드레인(8b)사이에 실리사이드화 반응을 일으킨다. 상기 소스/드레인(8b)에서는 반도체 기판(1)내의 실리콘과 상기 금속층의 금속이 결합하여 실리사이드화 반응이 일어나고, 상기 사이드월 스페이서(7) 및 보호막 패턴(6a)에는 상면에는 금속층이 실리사이드화하지 않고 남아있게 된다. 상기 실리사이드화 하지 않는 금속층을 NH3또는 H2O2에 의한 습식식각에 의해 선택적으로 제거하면 도2b에 도시한 바와 같이 제2영역(b)에 위치하는 소자들의 소스/드레인(8)의 표면에만 실리사이드층 즉 제3도전막 패턴(10)이 형성된다.
이어서 상기 마스크 패턴(9)를 제거하면 도2c와 같이 종래의 통합 반도체 소자의 제조가 완료된다.
상기와 같은, 종래의 반도체 소자 제조공정에서는, 상기 제2도전막 패턴과 제3도전막 패턴의 재질이 같은 경우가 많은데도 불구하고, 게이트전극의 상부층(uppor layer)인 제2도전막 패턴을 형성한 후, 소스/드레인 표면에 제3도전막 패턴을 형성하는 별도의 단계로 순차 진행한다. 따라서 반도체 소자의 제조공정이 번잡해져 생산성을 저하시키는 문제점이 있었다.
또한 게이트전극의 상부층으로서 실리사이드층 대신 텅스텐과 같은 금속성의 막을 이용하는 경우, 게이트전극의 높이제한 때문에 게이트전극의 하부층을 구성하는 폴리실리콘층의 높이가 낮아지게 되며, 상기 폴리실리콘층의 높이가 1000Å이하가 되면, 문턱전압(Vth) 조정을 위한 상기 폴리실리콘층 도핑이 매우 어려워진다. 즉, 상기 폴리실리콘층에 도핑을 한 후, 후속하는 열처리 공정에서 상기 폴리실리콘층의 불순물(dopant)이 상기 게이트전극 아래 놓인 게이트절연막 또는 그 아래놓인 반도체 기판의 표면으로 침투(penetration)하여 반도체 소자의 특성을 떨어뜨리는 문제가 있었다.
본 발명의 목적은, 상기의 문제점에 착안하여, 게이트전극의 상부층즉 제2도전막 패턴(금속층 또는 실리사이드층)의 형성공정과, 로직 소자의 소스/드레인 상면에 형성하는 제3도전막 패턴(금속층 또는 실리사이드층) 을 한단계의 공정(one step)으로 동시에 수행하여, 공정을 단순화한 반도체 소자의 제조공정을 제공하는데 있다.
본발명의 또다른 목적은, 게이트전극의 하부층인 폴리실리콘층의 두께를 1000Å이하가 되지 않도록 하여 반도체 소자의 특성을 저하시키는 문제점을 해결하는데 있다.
도1은 종래 통합 반도체 소자의 종단면도이다.
도2a 내지 도2c는 도1의 통합 반도체 소자의 제조 공정의 여러단계에서의 종단면도이다.
도3은 본발명의 통합 반도체 소자의 종단면도이다.
도4a 내지 도4h는 본발명의 통합 반도체 소자의 제조 공정의 여러단계에서의 종단면도이다.
***** 도면 부호의 설명 *****
a : 제1영역, 디램셀 형성부
b : 제2영역, 로직 소자 형성부
1 : 반도체 기판
2 : 소자격리 영역
3 : 액티브 영역
4 : 게이트 절연막
5 : 게이트 전극
5a : 제1도전막 패턴, 폴리실리콘층
5b : 제2도전막 패턴, 금속층 또는 실리사이드층
6 : 보호막
6a : 보호막 패턴
7 : 사이드월 스페이서
70 : 제2절연막
7a : 제1 사이드월 스페이서
7b : 제2 사이드월 스페이서
8a, 8b : 소스/드레인
10 : 제3도전막 패턴
11 : 제3절연막
11a : 보호 패턴
본발명의 실시례인 통합반도체 소자 제조공정을 실시하여 제조된 반도체 소자의 구조는 도3과 같다.
디램셀 또는 메모리 셀을 형성하기 위한 제1영역(a)과 로직 소자들을 형성하기 위한 제2영역(b)을 갖는 반도체 기판(1)에 다수의 소자 격리영역(2)과 액티브 영역(3)이 형성되어 있다. 도3에서 점선을 기준으로 왼편을 제1영역(a), 오른편을 제2영역(b)라고 한다. 이하 도4a내지 도4h에서도 마찬가지이다. 상기, 액티브 영역(3)위에 게이트 절연막(4)이 형성되어 있고, 상기 게이트절연막(4)위에 제1도전막 패턴(5a)과 제2도전막 패턴(5b)이 형성되어 있고, 상기 제1도전막 패턴(5a)과 제2도전막 패턴(5b)의 적층구조를 게이트전극(5)이라고 한다. 상기 게이트전극(5) 양측 반도체 기판 표면에 소스/드레인(8a, 8b)이 형성되어 있다. 소스/드레인(8a)는 제1영역에 형성된 메모리 셀을 구성하는 소스/드레인이며, 소스/드레인(8b)는 제2영역에 형성된 로직 소자를 구성하는 소스/드레인이다. 상기 게이트전극(5)위에 절연막 패턴(11a)이 형성되어 있고, 상기 게이트절연막(4)/게이트전극(5)/절연막 패턴(11a)으로 구성되는 다층막 패턴의 측면에는 절연막으로 된 제1사이드월 스페이서(7a)가 형성되어 있고, 상기 제1사이드월 스페이서(7a)의 외주면에 제2사이드월 스페이서(7b)가 형성되어 있다. 또한 제2영역의 소스/드레인(8b)상면에 제2 도전막 패턴(5b) 즉 금속층 또는 실리사이드층이 형성되어 있다.
상기와 같이, 제1 및 제2영역에 형성된 게이트전극의 구조가 폴리실리콘층/금속층 또는 폴리실리콘층/실리사이드층으로 되어 있고, 제2영역에 형성된 소스/드레인의 상면에 금속층 또는 실리사이드층을 갖는 본발명에 따른, 통합 반도체 소자의 제조방법은 다음과 같다.
도4a는 다음의 공정을 순차 실시하여 얻어진 통합 반도체 소자의 구조이다.
먼저, 메모리 셀 또는 디램셀을 제조하기 위한 제1영역(a)과 로직 소자를 제조하기 위한 제2영역(b)을 갖는 반도체 기판(1)에 이미 잘 알려져 있는 로코스(LOCOS)법에 의해 소자격리영역(2)을 형성하고, 상기 소자격리영역(2) 이외의 반도체 기판 표면에 약한 불순물 도핑을 하여, 액티브영역(3)을 형성한다. 상기 반도체 기판(1)의 전면에 게이트절연막, 제1도전막, 보호막을 형성한 후, 상기 다층막을 패터닝하고 식각하여 상기 액티브영역(3)의 반도체 기판(1)위에 게이트절연막(4), 제1도전막패턴(5a), 제보호막 패턴(6a)을 형성한다. 이때, 상기 게이트절연막(4)의 재질은 실리콘 산화막이며, 상기 제1도전막 패턴(5a)은 폴리실리콘층이고, 상기 보호막 패턴(6a)는 산화막, 질화막, 또는 PSG막 등으로 형성하였다. 특히, 폴리실리콘층은 인시튜(in-situ) 방식으로 도핑된 폴리실리콘층이거나 또는 도핑되지 않은 상태로 증착한 폴리실리콘층에, 이온주입으로 불순물을 주입한 도핑된 폴리실리콘층이다.
이어서 상기 제1도전막 패턴(5a)의 양측 반도체 기판(1)내에 불순물을 주입하여 확산층 또는 소스/드레인(8a, 8b)을 형성한다. 제1영역에 형성된 소스/드레인의 도면부호를 8a로 표시했고, 제2영역에 형성된 소스/드레인의 도면부호를 8b로 표시하였으나, 상기 소스/드레인(8a)와 소스/드레인(8b)의 동작은 다르지 않다.
도4b에서는, 상기 도4a의 전체구조위에 제1절연막을 형성한 후 에치백하여 상기 제1도전막 패턴(5a)과 상기 보호막 패턴(6a)의 측면에 제1사이드월 스페이서(7a)를 형성한다.
도4c에서는, 상기 도4b의 전체구조위에 제2절연막(70)을 형성한 후의 반도체 소자의 종단면도이다.
도4d는 상기 제2절연막(70)를 에치백한 후의 반도체 소자의 종단면도이다. 상기 에치백 공정에 의하여, 상기 제1사이드월 스페이서(7a)의 외주면에 제2사이드월 스페이서(7b)를 형성한다. 이때, 제1영역에 형성된 소자들은 상호간의 이격거리가 짧기 때문에, 상기 제2절연막의 에치백공정후, 각각의 서로 인접하는 소자들의 제1사이드월 스페이서(7a)들의 사이에 제2절연막의 재질 채워져서, 상기 소스/드레인(8a)이 완전히 상기 제2절연막에 의해 덮이게 된다. 한편, 제2영역에 형성된 소자들간의 이격거리는 제1영역에 형성된 소자들간의 거리에 비하여 넓기 때문에, 제2절연막 에치백공정후 제1사이드월 스페이서(7a)의 외주면에 제2사이드월 스페이서(7b)가 형성되고, 소스/드레인(8b)은 그 상면의 일부분은 노출되어 있게 된다.
도4e는 상기 도4d의 구조로부터 상기 제1도전막 패턴(5a)의 상면에 형성되어 있던 보호막 패턴(6a)을 선택적으로 제거한 후의 반도체 소자의 종단면도이다.
도4f는 도4e의 구조에 대해, 실리콘을 포함하는 물질 즉 제1도전막 패턴(5a) 및 제2영역 소자의 소스/드레인(8b)의 상면에 금속층 또는 실리사이드층으로 된 제2도전막 패턴(5b)을 선택적으로 형성한 후의 반도체 소자의 종단면도이다. 상기 제1도전막 패턴(5a)와 상기 제1도전막 패턴(5a)위에 형성된 제2도전막 패턴(5b)이 게이트전극(5)의 역할을 한다. 결과적으로, 제1영역과 제2영역에 형성된 소자들의 게이트전극(5)의 상층부(uppor layer)에 금속층 또는 실리사이드층이 형성되고 동시에 제2영역에 형성된 소자들의 소스/드레(8b)인 상면에 금속층 또는 실리사이드층이 형성된다. 상기 금속층 또는 실리사이드층 즉 제2도전막 패턴(5b)의 형성방법은 다음과 같다.
상기 도4e의 전체구조위에 텅스텐, 티타늄 또는 코발트와 같은 금속층을 형성한다. 이어서, 상기 반도체 기판을 열처리하면 상기 제1도전막 패턴(5a) 및 소스/드레인(8b)과 같이 실리콘을 포함하는 재질위에서 실리사이드화 반응이 일어나서, 상기 제1도전막 패턴(5a)의 상면과 제2영역의 소스/드레인(8) 상면에 텅스텐 실리사이드, 티타늄 실리사이드 또는 코발트 실리사이드와 같은 실리사이드층이 형성된다. 이어서 상기 제2사이드월 스페이서(7b)와 같은 절연막들 상면에 얹혀있는, 실리사이드화하지 않고 남아있던 텅스텐, 티타늄 또는 코발트 금속층을 NH3또는 H2O2에 의한 습식식각으로 제거하므로써 형성할 수 있다,
또는 상기 도4e의 전체구조위에 텅스텐, 티타늄 또는 코발트와 같은 금속층 또는 텅스텐 실리사이드, 티타늄 실리사이드 또는 코발트 실리사이드와 같은 실리사이드층을 형성한 후, 상기 제1영역 및 제2영역의 제1도전막 패턴(5a)의 상면과 상기 제2영역의 소스/드레인(8)의 상면에만 상기 금속층 또는 실리사이드층이 남도록 마스크 패턴을 이용하여 선택적으로 식각하여 형성할 수도 있다.
도4g는 상기 도4f의 전체구조위에 제3절연막(11)을 형성한 후의 통합 반도체 소자의 종단면도이다.
도4h는 상기 도4g에서 형성한 제3절연막(11)을 에치백하여, 제1 및 제2영역 소자들의 게이트전극(5)을 보호하기 위한 보호 패턴(11a)를 형성한 후, 완성된 통합 반도체 소자의 종단면도이다.
상기한 바와 같은 본발명의 통합 반도체 소자 제조방법에 의하면, 메모리 셀부와 로직부의 게이트전극 그리고 로직부의 소스/드레인의 상면에 동시에 실리사이드층 또는 금속층을 형성할 수 있기 때문에, 통합 반도체 소자의 제조공정이 용이해지고, 따라서 생산성이 향상되는 효과가 있다.

Claims (8)

  1. 소정의 기능을 갖는 반도체 소자를 제조하기 위한 제1영역(a)과, 상기 소정의 기능과 다른 기능을 갖는 반도체 소자를 제조하기 위한 제2영역(b)으로 구분되는 반도체 기판(1)에 복수의 소자격리영역(2)과 액티브 영역(3)을 형성하는 공정과,
    상기 제1 및 제2영역(a, b)의 액티브영역(3) 소정부위위에 게이트절연막(4)과, 제1도전막 패턴(5a)과 보호막 패턴(6a)을 형성하는 공정과,
    상기 제1 및 제2영역(a, b)의 상기 제1도전막 패턴(5a)과 상기 보호막 패턴(6a)의 측면에 제1사이드월 스페이서(7a)를 형성하는 공정과,
    상기 제1영역(a)의 상기 제1사이드월 스페이서(7a)의 양측 반도체 기판표면근방에 소스/드레인(8a)를 형성하고, 제2영역(b)의 상기 제1사이드월 스페이서(7a)의 양측 반도체 기판 표면근방에 소스/드레인(8b)을 형성하는 공정과,
    상기 제1영역(a)에 형성된 소스/드레인(8a)의 상면을 절연막으로 덮는 공정과,
    상기 보호막 패턴(6a)을 제거하는 공정과,
    상기 제1 및 제2영역(a, b)의 제1도전막 패턴(5a)의 상면 및 제2영역에 형성된 소스/드레인(8b)상면에 제2도전막 패턴(5b)을 형성하는 공정을 순차적으로 실시하는 통합 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1영역(a)에 형성된 소스/드레인(8a)의 상면을 절연막으로 덮는 공정은,
    상기 제1사이드월 스페이서(7a)를 형성하는 공정이후에, 상기 반도체 기판상의 전체구조위에 절연막을 형성하는 공정과, 상기 절연막을 에치백하는 공정을 순차실시하는 것을 특징으로 하는 통합 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 제1 및 제2영역(a, b)의 제1도전막 패턴(5a)의 상면 및 제2영역에 형성된 소스/드레인(8b)상면에 제2도전막 패턴(5b)을 형성하는 공정은,
    상기 보호막 패턴(6a)을 제거하는 공정이후에,
    상기 반도체 기판상의 전체구조위에 금속층을 형성하는 공정과,
    상기 금속층을 자기정렬 실리사이드화(self-aligned silicidation ; salicide)하는 공정과,
    상기 금속층중 실리사이드화하지 않고 금속층으로 남아있는 부분을 NH3또는 H2O2용액으로 습식식각하여 제거하는 공정을 순차실시하는 공정을 포함하는 것을 특징으로 하는 통합 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 금속층의 실리사이드화 공정은, 상기 반도체 기판을 열처리하는 공정인 것을 특징으로 하는 통합반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 제1 및 제2영역(a, b)의 제1도전막 패턴(5a)의 상면 및 제2영역에 형성된 소스/드레인(8b)상면에 제2도전막 패턴(5b)을 형성하는 공정은,
    상기 보호막 패턴(6a)을 제거하는 공정이후에,
    상기 반도체 기판상의 전체구조위에 금속층을 형성하는 공정과,
    상기 금속층위에 상기 제1 및 제2영역의 제1도전막 패턴(5a)과 상기 제2영역의 소스/드레인(8b)의 상면만 노출시키도록 형성된 마스크 패턴을 형성하는 공정과,
    상기 금속층을 선택적으로 식각하여 제거하는 공정을 순차진행하는 공정을 포함하는 것을 특징으로 하는 통합 반도체 소자의 제조방법.
  6. 제1항에 있어서, 제1도전막 패턴은 도핑된 폴리실리콘층인 것을 특징으로 하는 통합 반도체 소자의 제조방법.
  7. 제1항에 있어서, 제2도전막 패턴은 텅스텐, 티타늄, 코발트중의 어느하나의 금속층인 것을 특징으로 하는 통합 반도체 소자의 제조방법.
  8. 제1항에 있어서, 제2도전막 패턴은 텅스텐실리사이드, 티타늄 실리사이드, 코발트실리사이드중의 어느하나의 실리사이드층인 것을 특징으로 하는 통합 반도체 소자의 제조방법.
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