JPH04245642A - Mosトランジスタおよびその製造方法 - Google Patents
Mosトランジスタおよびその製造方法Info
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- JPH04245642A JPH04245642A JP2902491A JP2902491A JPH04245642A JP H04245642 A JPH04245642 A JP H04245642A JP 2902491 A JP2902491 A JP 2902491A JP 2902491 A JP2902491 A JP 2902491A JP H04245642 A JPH04245642 A JP H04245642A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、MOSトランジスタ、
特に、非対称LDD(Lightly Doped
Drain)構造のMOSFETおよびその製造方法
に関する。
特に、非対称LDD(Lightly Doped
Drain)構造のMOSFETおよびその製造方法
に関する。
【0002】
【従来の技術】近年、半導体装置の高速化の要求に応え
るため、対称LDD構造を有するMOSトランジスタを
微細化することが提案され実用に移されているが、チャ
ネル長が短縮されるとドレイン領域の電界集中のためホ
ットキャリアが生じて適正な動作が阻害されるため、こ
のホットキャリアの発生を抑制するために、高速動作を
犠牲にして、駆動電圧を下げて使用されていた。
るため、対称LDD構造を有するMOSトランジスタを
微細化することが提案され実用に移されているが、チャ
ネル長が短縮されるとドレイン領域の電界集中のためホ
ットキャリアが生じて適正な動作が阻害されるため、こ
のホットキャリアの発生を抑制するために、高速動作を
犠牲にして、駆動電圧を下げて使用されていた。
【0003】図4は、従来の対称型MOSトランジスタ
の断面図である。この図において、31はシリコン基板
、32はゲート絶縁膜、33、34は低不純物濃度領域
、35、36は高不純物濃度領域、37はゲート電極、
38、39はサイドウォールである。
の断面図である。この図において、31はシリコン基板
、32はゲート絶縁膜、33、34は低不純物濃度領域
、35、36は高不純物濃度領域、37はゲート電極、
38、39はサイドウォールである。
【0004】この装置は、p型シリコン基板31の上に
、ゲート絶縁膜32を介してゲート電極37を形成し、
このゲート電極37をマスクとしてAs、P等のn型の
不純物を注入して低不純物濃度領域33、34を形成し
、このゲート電極37とその側壁に設けたサイドウォー
ル38、39をマスクとして上記と同様にn型の不純物
を高濃度で注入して高不純物濃度領域35、36を形成
し、ゲート電極37の一方の側の低濃度不純物領域33
と高不純物濃度領域35をソース領域とし、他方の側の
低濃度不純物領域34と高不純物濃度領域36をドレイ
ン領域としてLDD構造を実現していた。
、ゲート絶縁膜32を介してゲート電極37を形成し、
このゲート電極37をマスクとしてAs、P等のn型の
不純物を注入して低不純物濃度領域33、34を形成し
、このゲート電極37とその側壁に設けたサイドウォー
ル38、39をマスクとして上記と同様にn型の不純物
を高濃度で注入して高不純物濃度領域35、36を形成
し、ゲート電極37の一方の側の低濃度不純物領域33
と高不純物濃度領域35をソース領域とし、他方の側の
低濃度不純物領域34と高不純物濃度領域36をドレイ
ン領域としてLDD構造を実現していた。
【0005】この図に示されているように、この装置に
おいては、ソース領域、ドレイン領域ともに対称的に低
濃度不純物領域と高不純物濃度領域が形成されており、
ドレイン領域の電界を緩和してホットエレクトロンの発
生を防いでいる。
おいては、ソース領域、ドレイン領域ともに対称的に低
濃度不純物領域と高不純物濃度領域が形成されており、
ドレイン領域の電界を緩和してホットエレクトロンの発
生を防いでいる。
【0006】
【発明が解決しようとする課題】前記のように従来のM
OSトランジスタにおいては、製造工程を単純化するた
め、ソース領域、ドレイン領域ともに低濃度不純物領域
を形成している。MOSトランジスタの駆動電能力を決
定するソース、チャネル間の電流は拡散電流に支配され
るから、ソース、チャネル間の電子濃度差が急峻である
ほど大きい電流を得ることができる。
OSトランジスタにおいては、製造工程を単純化するた
め、ソース領域、ドレイン領域ともに低濃度不純物領域
を形成している。MOSトランジスタの駆動電能力を決
定するソース、チャネル間の電流は拡散電流に支配され
るから、ソース、チャネル間の電子濃度差が急峻である
ほど大きい電流を得ることができる。
【0007】ところが、従来の通常の対称LDD構造の
MOSトランジスタでは、前記のように、ソース、チャ
ネル間に低濃度拡散層が入ってしまうため、不純物によ
る電子濃度分布は緩やかなものとなってしまい、大きな
拡散電流が得られない。本発明は、このような従来の対
称LDDがもつ欠点に鑑み、ドレイン領域において高い
ホットキャリア抑制効果をもつとともに、ソース領域に
おいて高い駆動能力をもつ非対称LDD構造のMOSト
ランジスタとその製造方法を提供することを目的とする
。
MOSトランジスタでは、前記のように、ソース、チャ
ネル間に低濃度拡散層が入ってしまうため、不純物によ
る電子濃度分布は緩やかなものとなってしまい、大きな
拡散電流が得られない。本発明は、このような従来の対
称LDDがもつ欠点に鑑み、ドレイン領域において高い
ホットキャリア抑制効果をもつとともに、ソース領域に
おいて高い駆動能力をもつ非対称LDD構造のMOSト
ランジスタとその製造方法を提供することを目的とする
。
【0008】
【課題を解決するための手段】本発明にかかるMOSト
ランジスタにおいては、ゲート電極に対して、ソース領
域とドレイン領域が非対称構造を有しており、ソース領
域のチャネルに隣接する領域がメタルシリサイド層で構
成されている。
ランジスタにおいては、ゲート電極に対して、ソース領
域とドレイン領域が非対称構造を有しており、ソース領
域のチャネルに隣接する領域がメタルシリサイド層で構
成されている。
【0009】また、本発明にかかる、ソース領域のチャ
ネルに隣接する領域がメタルシリサイド層であるMOS
トランジスタを製造する方法においては、半導体基板上
にゲート酸化膜を形成する工程と、該ゲート酸化膜の上
にゲート電極を形成する工程と、該半導体基板のソース
領域とドレイン領域を含む表面にメタルシリサイド層を
形成する工程と、該ソース領域とドレイン領域を含む平
面に垂直な軸からドレイン領域側に傾斜した方向から、
斜めイオン注入を行うことによって、イオン注入された
メタルシリサイド層をアモルファス化する工程と、ゲー
ト電極の陰となってアモルファス化されなかったメタル
シリサイド層を残して、アモルファス化されたメタルシ
リサイド層をエッチングして除去する工程をもって構成
されている。
ネルに隣接する領域がメタルシリサイド層であるMOS
トランジスタを製造する方法においては、半導体基板上
にゲート酸化膜を形成する工程と、該ゲート酸化膜の上
にゲート電極を形成する工程と、該半導体基板のソース
領域とドレイン領域を含む表面にメタルシリサイド層を
形成する工程と、該ソース領域とドレイン領域を含む平
面に垂直な軸からドレイン領域側に傾斜した方向から、
斜めイオン注入を行うことによって、イオン注入された
メタルシリサイド層をアモルファス化する工程と、ゲー
ト電極の陰となってアモルファス化されなかったメタル
シリサイド層を残して、アモルファス化されたメタルシ
リサイド層をエッチングして除去する工程をもって構成
されている。
【0010】
【作用】本発明は、第1に、高い電界が集中するドレイ
ン領域にLDD構造を採用するため、ホットキャリアの
発生を有効に防ぐことができる。
ン領域にLDD構造を採用するため、ホットキャリアの
発生を有効に防ぐことができる。
【0011】第2に、ソース側のチャネルに隣接する領
域に低抵抗のメタルシリサイド層を形成するため、従来
のMOSトランジスタにおいて不純物層によって形成さ
れた場合よりも急峻な電子濃度分布のプロファイルが得
られ、ソース側の電子供給量を増やすことが可能で、M
OSトランジスタの飽和電流の向上による高速スイッチ
ング動作が可能となる。
域に低抵抗のメタルシリサイド層を形成するため、従来
のMOSトランジスタにおいて不純物層によって形成さ
れた場合よりも急峻な電子濃度分布のプロファイルが得
られ、ソース側の電子供給量を増やすことが可能で、M
OSトランジスタの飽和電流の向上による高速スイッチ
ング動作が可能となる。
【0012】第3に、イオン注入によりメタルシリサイ
ド層がアモルファス化され、エッチングされやすくなる
性質、および、斜めイオン注入によるゲート電極のシャ
ドウ効果を利用するため、自己整合的に非対称MOSト
ランジスタを製造することが可能となり、マスク合わせ
の位置ずれ等の問題がないため、より微細なパターンに
対しても適用でき、複雑なマスク工程を用いることなく
容易にMOSトランジスタを製造できる。
ド層がアモルファス化され、エッチングされやすくなる
性質、および、斜めイオン注入によるゲート電極のシャ
ドウ効果を利用するため、自己整合的に非対称MOSト
ランジスタを製造することが可能となり、マスク合わせ
の位置ずれ等の問題がないため、より微細なパターンに
対しても適用でき、複雑なマスク工程を用いることなく
容易にMOSトランジスタを製造できる。
【0013】
【実施例】以下、本発明の実施例を図面に沿って説明す
る。 (第1実施例)図1は、本発明のMOSトランジスタの
構成説明図である。この図において、1はシリコン基板
、3はゲート酸化膜、4はゲート電極、8はメタルシリ
サイド層、11は低不純物濃度領域、16、17はサイ
ドウォール、18、19は高不純物濃度領域、20はソ
ース電極、21はドレイン電極、22はゲート配線層で
ある。
る。 (第1実施例)図1は、本発明のMOSトランジスタの
構成説明図である。この図において、1はシリコン基板
、3はゲート酸化膜、4はゲート電極、8はメタルシリ
サイド層、11は低不純物濃度領域、16、17はサイ
ドウォール、18、19は高不純物濃度領域、20はソ
ース電極、21はドレイン電極、22はゲート配線層で
ある。
【0014】この図に示されたMOSトランジスタは、
シリコン基板1の表面にゲート酸化膜3が形成され、ゲ
ート酸化膜3の上にタングステンシリサイド、チタンシ
リサイド等のメタルシリサイドからなるゲート電極4が
形成され、ソース領域は、そのチャネルに隣接する領域
がメタルシリサイド層8で構成され、ドレイン領域は、
低不純物濃度領域11と高不純物濃度領域19で構成さ
れている。
シリコン基板1の表面にゲート酸化膜3が形成され、ゲ
ート酸化膜3の上にタングステンシリサイド、チタンシ
リサイド等のメタルシリサイドからなるゲート電極4が
形成され、ソース領域は、そのチャネルに隣接する領域
がメタルシリサイド層8で構成され、ドレイン領域は、
低不純物濃度領域11と高不純物濃度領域19で構成さ
れている。
【0015】なお、18は高不純物濃度領域19と同一
の工程によって形成された高不純物濃度領域、20はメ
タルシリサイドからなるソース電極、21はメタルシリ
サイドからなるドレイン電極、22はメタルシリサイド
からなるゲート配線層であり、16、17はゲート電極
の側壁に形成されたサイドウォールである。このMOS
トランジスタにおいては、高い電界が集中するドレイン
領域が、低不純物濃度領域11と高不純物濃度領域19
からなるLDD構造となっているため、この領域の電界
が緩和されてホットキャリアの発生を有効に防ぐことが
できる。
の工程によって形成された高不純物濃度領域、20はメ
タルシリサイドからなるソース電極、21はメタルシリ
サイドからなるドレイン電極、22はメタルシリサイド
からなるゲート配線層であり、16、17はゲート電極
の側壁に形成されたサイドウォールである。このMOS
トランジスタにおいては、高い電界が集中するドレイン
領域が、低不純物濃度領域11と高不純物濃度領域19
からなるLDD構造となっているため、この領域の電界
が緩和されてホットキャリアの発生を有効に防ぐことが
できる。
【0016】また、ソース領域のチャネルに隣接する領
域に低抵抗のメタルシリサイド層8が形成されているた
め、急峻な電子濃度分布のプロファイルが得られ、ソー
ス側の電子供給量が増加し、MOSトランジスタの飽和
電流が向上して、高速スイッチング動作が可能になる。
域に低抵抗のメタルシリサイド層8が形成されているた
め、急峻な電子濃度分布のプロファイルが得られ、ソー
ス側の電子供給量が増加し、MOSトランジスタの飽和
電流が向上して、高速スイッチング動作が可能になる。
【0017】(第2実施例)図2(A)〜(E)と図3
(F)〜(J)は、本発明のMOSトランジスタの製造
工程説明図である。この図において、1はシリコン基板
、2はフィールド酸化膜、3はゲート酸化膜、4はゲー
ト電極、5はSiO2 膜、6はサイドウォール、7は
Ti層、8、9、10はシリサイド化した領域、11は
低不純物濃度領域、12、13、14はアモルファス化
したシリサイド層、15はSiO2 膜、16、17は
サイドウォール、18、19は高不純物濃度領域、20
はソース電極、21はドレイン電極、22はゲート配線
層である。
(F)〜(J)は、本発明のMOSトランジスタの製造
工程説明図である。この図において、1はシリコン基板
、2はフィールド酸化膜、3はゲート酸化膜、4はゲー
ト電極、5はSiO2 膜、6はサイドウォール、7は
Ti層、8、9、10はシリサイド化した領域、11は
低不純物濃度領域、12、13、14はアモルファス化
したシリサイド層、15はSiO2 膜、16、17は
サイドウォール、18、19は高不純物濃度領域、20
はソース電極、21はドレイン電極、22はゲート配線
層である。
【0018】第1工程(図2(A)参照)シリコン基板
1の表面にフィールド酸化膜2とゲート酸化膜3を形成
し、ゲート酸化膜3の上にタングステンシリサイド(W
Si)からなるゲート電極4を形成する。WSiからな
るゲート電極4をCVDによって形成したSiO2 膜
5で覆って保護する。
1の表面にフィールド酸化膜2とゲート酸化膜3を形成
し、ゲート酸化膜3の上にタングステンシリサイド(W
Si)からなるゲート電極4を形成する。WSiからな
るゲート電極4をCVDによって形成したSiO2 膜
5で覆って保護する。
【0019】第2工程(図2(B)参照)全体の表面に
CVD法によって厚いSiO2 を形成し、異方性エッ
チングによって除去してサイドウォール6を形成する。 この上全面にスパッタリングによって厚さ500〜70
0ÅのTi層7を形成する。
CVD法によって厚いSiO2 を形成し、異方性エッ
チングによって除去してサイドウォール6を形成する。 この上全面にスパッタリングによって厚さ500〜70
0ÅのTi層7を形成する。
【0020】第3工程(図2(C)参照)900〜10
00℃で30秒熱処理して、Ti層7とSiを反応させ
てシリサイド化した領域8、9、10を形成する。
00℃で30秒熱処理して、Ti層7とSiを反応させ
てシリサイド化した領域8、9、10を形成する。
【0021】第4工程(図2(D)参照)Siがないた
めにシリサイド化しなかったTi層をNH4 OH系エ
ッチング液によってエッチング除去する。
めにシリサイド化しなかったTi層をNH4 OH系エ
ッチング液によってエッチング除去する。
【0022】第5工程(図2(E)参照)ソース領域と
ドレイン領域が作る平面に垂直な軸からドレイン領域側
に傾いた軸の方向の斜め方向から不純物を注入してゲー
ト領域に隣接するドレイン領域に低不純物濃度領域11
を形成するとともに、この不純物イオンが照射されるシ
リサイド層の領域12、13、14をアモルファス化す
る。
ドレイン領域が作る平面に垂直な軸からドレイン領域側
に傾いた軸の方向の斜め方向から不純物を注入してゲー
ト領域に隣接するドレイン領域に低不純物濃度領域11
を形成するとともに、この不純物イオンが照射されるシ
リサイド層の領域12、13、14をアモルファス化す
る。
【0023】第6工程(図3(F)参照)NH4 OH
系エッチング液によって等方性エッチングを行い、アモ
ルファス化したシリサイド層12、13、14を除去す
る。
系エッチング液によって等方性エッチングを行い、アモ
ルファス化したシリサイド層12、13、14を除去す
る。
【0024】第7工程(図3(G)参照)全表面にCV
D法によって厚さ2000ÅのSiO2 膜15を形成
する。
D法によって厚さ2000ÅのSiO2 膜15を形成
する。
【0025】第8工程(図3(H)参照)上記のSiO
2 膜15を異方性エッチングしてサイドウォール16
、17を形成する。
2 膜15を異方性エッチングしてサイドウォール16
、17を形成する。
【0026】第9工程(図3(I)参照)ゲート電極4
とサイドウォール16、17をマスクとして不純物をイ
オン注入してソース領域の高不純物濃度領域18、ドレ
イン領域の高不純物濃度領域19を形成する。
とサイドウォール16、17をマスクとして不純物をイ
オン注入してソース領域の高不純物濃度領域18、ドレ
イン領域の高不純物濃度領域19を形成する。
【0027】第10工程(図3(J)参照)全面にシリ
サイド層を形成し、パターニングすることによってソー
ス電極20、ドレイン電極21、ゲート配線層22を形
成する。この製造方法によると、イオン注入によりメタ
ルシリサイドがアモルファス化され、エッチングされや
すくなる性質、および、斜めイオン注入によるゲート電
極のシャドウ効果を利用しているため、自己整合的に非
対称MOSトランジスタを製造することが可能となる。
サイド層を形成し、パターニングすることによってソー
ス電極20、ドレイン電極21、ゲート配線層22を形
成する。この製造方法によると、イオン注入によりメタ
ルシリサイドがアモルファス化され、エッチングされや
すくなる性質、および、斜めイオン注入によるゲート電
極のシャドウ効果を利用しているため、自己整合的に非
対称MOSトランジスタを製造することが可能となる。
【0028】
【発明の効果】以上説明したように、本発明のMOSト
ランジスタによると、ドレイン領域において高いホット
キャリア抑制効果をもち、ソース領域において高い駆動
能力をもつ非対称LDD構造のMOSトランジスタが得
られ、本発明のMOSトランジスタ製造方法によると、
複雑なマスク工程を用いないから、マスク合わせの位置
ずれ等の問題がなく、微細化されたMOSトランジスタ
を容易に製造することができる。
ランジスタによると、ドレイン領域において高いホット
キャリア抑制効果をもち、ソース領域において高い駆動
能力をもつ非対称LDD構造のMOSトランジスタが得
られ、本発明のMOSトランジスタ製造方法によると、
複雑なマスク工程を用いないから、マスク合わせの位置
ずれ等の問題がなく、微細化されたMOSトランジスタ
を容易に製造することができる。
【図1】本発明のMOSトランジスタの構成説明図であ
る。
る。
【図2】(A)〜(E)は本発明のMOSトランジスタ
の製造工程(第1工程〜第5工程)の説明図である。
の製造工程(第1工程〜第5工程)の説明図である。
【図3】(F)〜(J)は本発明のMOSトランジスタ
の製造工程(第6工程〜第10工程)の説明図である。
の製造工程(第6工程〜第10工程)の説明図である。
【図4】従来の対称型MOSトランジスタの断面図であ
る。
る。
1 シリコン基板
2 フィールド酸化膜
3 ゲート酸化膜
4 ゲート電極
5 SiO2 膜
6 サイドウォール
7 Ti層
8、9、10 シリサイド化した領域11 低不純
物濃度領域 12、13、14 アモルファス化したシリサイド層
15 SiO2 膜 16、17 サイドウォール 18、19 高不純物濃度領域 20 ソース電極 21 ドレイン電極 22 ゲート配線層
物濃度領域 12、13、14 アモルファス化したシリサイド層
15 SiO2 膜 16、17 サイドウォール 18、19 高不純物濃度領域 20 ソース電極 21 ドレイン電極 22 ゲート配線層
Claims (2)
- 【請求項1】 ゲート電極に対して、ソース領域とド
レイン領域が非対称構造を有しており、ソース領域のチ
ャネルに隣接する領域がメタルシリサイド層で構成され
ていることを特徴とするMOSトランジスタ。 - 【請求項2】 半導体基板上にゲート酸化膜を形成す
る工程と、該ゲート酸化膜の上にゲート電極を形成する
工程と、該半導体基板のソース領域とドレイン領域を含
む表面にメタルシリサイド層を形成する工程と、該ソー
ス領域とドレイン領域を含む平面に垂直な軸からドレイ
ン領域側に傾斜した方向から、斜めイオン注入を行うこ
とによって、イオン注入されたメタルシリサイド層をア
モルファス化する工程と、ゲート電極の陰となってアモ
ルファス化されなかったメタルシリサイド層を残して、
アモルファス化されたメタルシリサイド層をエッチング
して除去する工程を含むことを特徴とする、ソース領域
のチャネルに隣接する領域がメタルシリサイド層で構成
されたMOSトランジスタを製造する方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2902491A JPH04245642A (ja) | 1991-01-31 | 1991-01-31 | Mosトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2902491A JPH04245642A (ja) | 1991-01-31 | 1991-01-31 | Mosトランジスタおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04245642A true JPH04245642A (ja) | 1992-09-02 |
Family
ID=12264852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2902491A Withdrawn JPH04245642A (ja) | 1991-01-31 | 1991-01-31 | Mosトランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04245642A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5828104A (en) * | 1994-09-01 | 1998-10-27 | Nec Corporation | MOS structure device having asymmetric LDD structure and fabrication method thereof |
KR100228334B1 (ko) * | 1996-11-29 | 1999-11-01 | 김영환 | 반도체 장치의 전계효과트랜지스터 제조방법 |
US6649976B2 (en) | 1994-01-28 | 2003-11-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having metal silicide film and manufacturing method thereof |
CN106129115A (zh) * | 2016-07-22 | 2016-11-16 | 武汉华星光电技术有限公司 | 用于goa电路的薄膜晶体管结构和goa电路 |
-
1991
- 1991-01-31 JP JP2902491A patent/JPH04245642A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6649976B2 (en) | 1994-01-28 | 2003-11-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having metal silicide film and manufacturing method thereof |
US5828104A (en) * | 1994-09-01 | 1998-10-27 | Nec Corporation | MOS structure device having asymmetric LDD structure and fabrication method thereof |
KR100228334B1 (ko) * | 1996-11-29 | 1999-11-01 | 김영환 | 반도체 장치의 전계효과트랜지스터 제조방법 |
CN106129115A (zh) * | 2016-07-22 | 2016-11-16 | 武汉华星光电技术有限公司 | 用于goa电路的薄膜晶体管结构和goa电路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |