JP2712353B2 - BnZS circuit - Google Patents

Description

【発明の詳細な説明】 〔概要〕 ディジタル伝送路上にて、ｎ個の「０」が連続したこ
とを検出した時に、所定の符号パターンを送出するBnZS
回路に関し、 「０」がｎ＋１個連続したことを検出したとき、
「０」ｎ連検出手段の出力を無効化する「０」ｎ連検出
無効化手段をBnZS回路に追加することにより、動作限界
速度を上げたBnZS回路を提供することを目的とし、 入力された信号をクロックパルスにより、順次次段の
シフト回路へ送るｎ個のシフト回路よりなる信号シフト
手段と、信号シフト手段の内容が、全て「０」になった
ことを検出する「０」ｎ連検出手段と、「０」ｎ連検出
手段からの出力により起動されて所定の符号パターンを
作成するパターン作成手段と、パターン作成手段で発生
したパターンを所定の法則に従って「＋」側符号と
「−」側符号とに変換する符号振り分け手段と、「０」
がｎ＋１個連続したことを検出したとき、「０」ｎ連検
出手段の出力を無効化する「０」ｎ連検出無効化手段と
を備え構成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] BnZS that sends out a predetermined code pattern when detecting that n “0” s are consecutive on a digital transmission path.
Regarding the circuit, when it is detected that n + 1 consecutive “0” s are obtained,
The purpose of the present invention is to provide a BnZS circuit with an increased operating limit speed by adding a “0” n-series detection invalidating means to the BnZS circuit to invalidate the output of the “0” n-series detecting means. A signal shift means consisting of n shift circuits for sequentially sending a signal to the next shift circuit by a clock pulse, and "0" n-sequence detection for detecting that all the contents of the signal shift means have become "0" Means, a pattern generating means which is activated by an output from the "0" n-sequence detecting means to generate a predetermined code pattern, and a "+" side code and a "-" sign according to a predetermined rule. Code distribution means for converting to a side code;
And "0" n-series detection invalidating means for invalidating the output of "0" n-series detecting means when it is detected that n + 1 are consecutive.

〔産業上の利用分野〕[Industrial applications]

本発明は、ディジタル伝送路上にて、ｎ個の「０」が
連続したことを検出した時に、所定の符号パターンを送
出するBnZS回路に関する。The present invention relates to a BnZS circuit that sends out a predetermined code pattern when detecting that n “0” s are consecutive on a digital transmission path.

現在、ディジタル中継伝送において、タイミング信号
を受信パルス列から抽出する自己タイミング方式が広く
用いられている。At present, in digital relay transmission, a self-timing scheme for extracting a timing signal from a received pulse train is widely used.

この自己タイミング方式では「０」パルスが連続した
時には、タイミング情報が消失してしまう問題がある。
このため、「０」パルスの連続を抑圧する必要があり、
「０」パルスが所定の数連続した時には、これを別に用
意した所定のパターンに置き換えるBnZS回路が使われて
いる。In this self-timing method, there is a problem in that timing information is lost when "0" pulses continue.
Therefore, it is necessary to suppress the continuation of the “0” pulse,
When a predetermined number of "0" pulses continue, a BnZS circuit is used which replaces this with a predetermined pattern prepared separately.

かかるBnZS回路の動作限界速度は、同一回路で広い範
囲に対応するためにできるだけ高いことが要求される。The operation limit speed of such a BnZS circuit is required to be as high as possible in order to support a wide range with the same circuit.

〔従来の技術〕[Conventional technology]

第５図は従来例を説明するブロック図、第６図は従来
例におけるタイムチャートを説明する図を示す。BnZS回
路の「ｎ」は「０」パルスが「ｎ」個連続することを意
味し、ここではｎ＝８の例を説明する。FIG. 5 is a block diagram illustrating a conventional example, and FIG. 6 is a diagram illustrating a time chart in the conventional example. “N” in the BnZS circuit means that “n” pulses of “0” continue, and an example in which n = 8 will be described here.

即ち、B8ZS回路は「０」が８個連続した時、タイミン
グパルスが失われないように、前以って定めてある「00
0VB0VB」のパターンを送出する回路である。In other words, the B8ZS circuit has a predetermined "00" so that the timing pulse is not lost when eight "0" s are consecutive.
This is a circuit for transmitting the pattern “0VB0VB”.

ここで「Ｂ」はバイポーラ側パルスを示し、「Ｖ」は
バイポーラバイオレーションパルスを示す。Here, “B” indicates a bipolar pulse, and “V” indicates a bipolar violation pulse.

第５図の例は入力信号を次のクロックパルス（以下ク
ロックと称する）により次段に出力するＤフリップフロ
ップ回路（以下DFFと称する）11〜18と、 B8ZS回路の信号に対応して、DFF12、13、15、16にNOR
ゲート20の出力を入力するための４個のORゲート62、6
3、65、66より構成される信号シフト部10aと、 DFF11〜18の出力が全て「０」になったことを検出す
るNORゲート20と、 ４個のDFF31〜34とORゲート35からなり、所定の
「０」「１」よりなる符号パターンを作成するパターン
作成部30と、 JKフリップフロップ回路41と２個のANDゲート42、43
からなる符号振り分け部40とを具備している。In the example of FIG. 5, D flip-flop circuits (hereinafter, referred to as DFFs) 11 to 18 which output an input signal to the next stage by the next clock pulse (hereinafter, referred to as a clock), and DFF12 corresponding to the signal of the B8ZS circuit. , 13, 15, 16 to NOR
Four OR gates 62, 6 for inputting the output of gate 20
A signal shift unit 10a composed of 3, 65, and 66; a NOR gate 20 for detecting that all the outputs of the DFFs 11 to 18 have become "0"; and four DFFs 31 to 34 and an OR gate 35, A pattern creation unit 30 for creating a code pattern consisting of predetermined “0” and “1”; a JK flip-flop circuit 41 and two AND gates 42 and 43
And a code distribution unit 40 composed of

第６図は従来例のタイムチャートを説明する図であ
り、「０」が８個連続した時の動作を説明する。FIG. 6 is a diagram for explaining a time chart of the conventional example, and explains an operation when eight "0" s are continuous.

先ず、DFF11に「０」が入力され、クロックが到来す
るとDFF11の出力Q11が「０」になる。引き続き２個目、
３個目の「０」が入力されクロックが到来すると、DFF1
2、13の出力Q12、13が「０」になる。First, “0” is input to DFF11, and when the clock arrives, the output Q11 of DFF11 becomes “0”. Continue to the second,
When the third "0" is input and the clock arrives, DFF1
The outputs Q12, 13 of 2, 13 become "0".

このような動作を繰り返し、「０」が８個入力された
時にDFF11〜18の出力は全て「０」になる。This operation is repeated, and when eight “0” s are input, the outputs of DFFs 11 to 18 all become “0”.

この８個のDFFの出力は全てNORゲート20に接続されて
いるので、全てが「０」となった時にNORゲート20より
「１」を出力する。Since all the outputs of the eight DFFs are connected to the NOR gate 20, when all become "0", the NOR gate 20 outputs "1".

B8ZSのパターンは「000VB0VB」であるので、この信号
を作成するために、12、13、15、16の入力のORゲート6
2、63、65、66にNORゲート20の出力「１」を入力し、次
のクロックでDFF12、13、15、16の出力は「１」とな
り、順次クロックによりDFF18までシフトされる。Since the pattern of B8ZS is "000VB0VB", to create this signal, the OR gate 6 of 12, 13, 15, 16 inputs
The output “1” of the NOR gate 20 is input to 2, 63, 65, and 66, and the output of DFF12, 13, 15, 16 becomes “1” at the next clock, and is sequentially shifted to DFF18 by the clock.

パターン作成部30の中のDFF31にもNORゲート20の出力
が接続されており、クロックによりDFF31の出力Q31が
「１」になる。さらに３回クロックが入力されるとDFF3
4の出力Q34は「１」となる。The output of the NOR gate 20 is also connected to the DFF 31 in the pattern creation section 30, and the output Q31 of the DFF 31 becomes "1" by the clock. When the clock is input three more times, DFF3
The output Q34 of 4 becomes "1".

ORゲート35にDFF31の出力Q31と、DFF34の出力Q34とDF
F17の出力Q17すなわち「00011011」を入力すると、ORゲ
ート35の出力は「00111111」となり、符号振り分け部40
に送出される。The OR gate 35 outputs the output Q31 of DFF31 and the outputs Q34 and DF of DFF34.
When the output Q17 of F17, that is, “00011011” is input, the output of the OR gate 35 becomes “00111111”, and the code distribution unit 40
Sent to

符号振り分け部40のJKフリップフロップ回路（８以下
JKFFと称する）41はＪとＫを接続し同一入力としてあ
り、入力が「１」の時のみ信号を反転させる。JK flip-flop circuit of code distribution unit 40 (8 or less
JKFF 41 connects J and K and has the same input, and inverts the signal only when the input is "1".

このJKFF41の出力Q41とDFF17の出力Q17の論理積をAND
ゲート42でとることによりB8ZSの「＋」側の出力とし、
JKFF41の出力 41とDFF17の出力Q17の論理積をANDゲ
ート43でとることにより「−」側の出力としている。The AND of the output Q41 of this JKFF41 and the output Q17 of DFF17 is ANDed
By taking it at gate 42, the output on the “+” side of B8ZS is
The logical product of the output 41 of the JKFF41 and the output Q17 of the DFF17 is taken by the AND gate 43 to obtain the output on the "-" side.

以上のような動作によりB8ZSの「000VB0VB」を送出す
る。By the above operation, “000VB0VB” of B8ZS is transmitted.

上述の説明はBnZSでｎ＝８の場合で説明したが、置換
するパターンさえ決めておけばｎは８である必要はな
い。In the above description, the case of n = 8 in BnZS has been described. However, n need not be 8 as long as the pattern to be replaced is determined.

このような従来例におけるB8ZS回路の動作限界速度
は、それぞれの回路の動作時間の和の逆数から定まる量
であり、次式により定まる。The operation limit speed of the B8ZS circuit in such a conventional example is an amount determined from the reciprocal of the sum of the operation times of the respective circuits, and is determined by the following equation.

FFの動作速度 T_f＝7nS ゲート20の動作速度 T_g2＝4nS ゲート6nの動作速度 T_g6＝4nS セットアップ時間 T_su＝4nS 動作限界速度 ｆ＝1/（T_f＋T_g2＋T_g6＋T_su） ＝1/（７＋４＋４＋４）×10^-9 ≒≒52×10⁶（bps） 〔発明が解決しようとする課題〕 動作限界速度は上述の如き式により定まるものであ
り、動作限界速度を大きくするためには回路の各種要素
の動作速度を速くするか、構成要素を減らすことが必要
である。すなあち、従来例では、例えば、DFF11とDFF12
の間には、NORゲート20とORゲート62の２個のゲートが
接続されているので、これを１個のゲートとすることに
より動作限界速度を大きくすることができる。本発明で
は、信号が通過するゲートの数を減らし、ゲートの遅延
時間を小さくするとともに、「０」がｎ＋１個連続した
場合に発生する動作を防止するための「０」ｎ連検出無
効化手段をBnZS回路に追加することにより、動作限界速
度を上げたBnZS回路を提供することを目的とする。FF operation speed T _f = 7nS Gate 20 operation speed T _g2 = 4nS Gate 6n operation speed T _g6 = 4nS Setup time T _su = 4nS Operation limit speed f = 1 / (T _f + T _g2 + T _g6 + T _su ) = 1 / (7 + 4 + 4 + 4) × 10 ⁻⁹ ≒≒ 52 × 10 ⁶ (bps) [Problem to be Solved by the Invention] The operation limit speed is determined by the above-described formula, and in order to increase the operation limit speed, It is necessary to increase the operation speed of various elements of the circuit or reduce the number of components. That is, in the conventional example, for example, DFF11 and DFF12
Since two gates, the NOR gate 20 and the OR gate 62, are connected between them, the operation limit speed can be increased by using this as one gate. According to the present invention, the number of gates through which signals pass is reduced, the delay time of gates is reduced, and "0" n consecutive detection invalidation means for preventing an operation occurring when n + 1 consecutive "0" s are provided. Is added to the BnZS circuit to provide a BnZS circuit with an increased operation limit speed.

〔課題を解決するための手段〕[Means for solving the problem]

第１図は本発明の原理を説明するブロック図を示す。 FIG. 1 is a block diagram illustrating the principle of the present invention.

第１図に示す本発明の原理ブロック図中の１は入力さ
れた信号をクロックにより順次次段のシフト回路へ送る
ｎ個のシフト回路よりなる信号シフト手段であり、 ２はｎ個のシフト手段の内容が全て「０」になったこ
とを検出する「０」ｎ連検出手段であり、 ３は「０」ｎ連検出手段の出力により起動されて所定
の符号パターンを作成するパターン作成手段であり、 ４はパターン作成手段３で作成したパターンを所定の
法則に従って「＋」側符号と「−」側符号とに変換する
符号振り分け手段であり、 ５は「０」がｎ＋１個連続したことを検出したとき、
「０」ｎ連検出手段の出力を無効化する「０」ｎ連検出
無効化手段であり、 かかる手段を具備することにより本課題を解決するた
めの手段とする。In the principle block diagram of the present invention shown in FIG. 1, reference numeral 1 denotes a signal shift means comprising n shift circuits for sequentially transmitting an input signal to a next shift circuit by a clock, and 2 denotes n shift means. Is a "0" n-sequence detecting means for detecting that all the contents have become "0", and 3 is a pattern creating means which is activated by the output of the "0" n-sequence detecting means and creates a predetermined code pattern. 4 is code distribution means for converting the pattern created by the pattern creation means 3 into a “+” side code and a “−” side code in accordance with a predetermined rule, and 5 is a code distribution means that n + 1 consecutive “0” s. When detected,
"0" n-series detection invalidating means for invalidating the output of the n-series detecting means. The provision of such means is a means for solving the present problem.

〔作用〕[Action]

入力される信号が「０」が連続している時、まず最初
の入力「０」とクロック第１番目のシフト回路の出力が
「０」となる。続いて２個目の「０」が入力されクロッ
クが到来すると、第１番目のシフト回路の出力は第２番
目のシフト回路にシフトされ、第２番目のシフト回路の
出力は「０」となるとともに、今入力された「０」で第
１番目のシフト回路の出力も「０」となる。When the input signal is continuously “0”, the first input “0” and the output of the clock first shift circuit become “0”. Subsequently, when a second “0” is input and a clock arrives, the output of the first shift circuit is shifted to the second shift circuit, and the output of the second shift circuit becomes “0”. At the same time, the output of the first shift circuit also becomes "0" at the input "0".

引き続き「０」が入力される毎に、シフト回路の
「０」が１個ずつ増えてゆき、ｎ個「０」が入力された
時、ｎ個のシフト回路全ての出力が「０」となる。Each time "0" is continuously input, "0" of the shift circuit is increased by one. When n "0" s are input, the outputs of all n shift circuits become "0". .

それぞれのシフト回路の出力は「０」ｎ連検出手段２
に入力されており、すべてのシフト回路の出力が「０」
になった時に、「１」パルスを出力する。The output of each shift circuit is “0” n-unit detection means 2
And the outputs of all shift circuits are "0"
, A "1" pulse is output.

パターン作成手段３はこのパルスにより起動され、
「０」「１」によりなる所定のパルス列を作成する。The pattern creating means 3 is activated by this pulse,
A predetermined pulse train composed of “0” and “1” is created.

このパルス列を所定の法則に従って「＋」側符号と
「−」側符号に符号振り分け手段４で変換する。This pulse train is converted by the code distribution means 4 into a “+” side code and a “−” side code according to a predetermined rule.

このような動作を行うBnZS回路に「０」ｎ連検出無効
化手段５を付加することにより動作限界速度を上げるこ
とが可能となる。The operation limit speed can be increased by adding “0” n-series detection invalidating means 5 to the BnZS circuit that performs such an operation.

〔実施例〕〔Example〕

以下本発明の要旨を第２図〜第４図に示す実施例によ
り具体的に説明する。Hereinafter, the gist of the present invention will be specifically described with reference to the embodiments shown in FIGS.

第２図は本発明の実施例を説明するブロック図、第３
図はセットトグル回路の構成を説明する図、第４図は本
発明の実施例におけるタイムチャートを説明する図をそ
れぞれ示す。尚、全図を通じて同一符号は同一対象物を
示す。FIG. 2 is a block diagram illustrating an embodiment of the present invention, and FIG.
FIG. 4 is a diagram for explaining the configuration of the set toggle circuit, and FIG. 4 is a diagram for explaining a time chart in the embodiment of the present invention. Note that the same reference numerals indicate the same objects throughout the drawings.

第２図に示す本発明の実施例はBnZS回路のｎ＝８の例
で説明する。The embodiment of the present invention shown in FIG. 2 will be described with an example of n = 8 in the BnZS circuit.

第１図で説明した信号シフト手段１として、入力信号
を次のクロックにより次段に出力するDFF11〜18とB8ZS
の信号に対応してDFF13、14、16、17にNORゲート20の出
力を入力するための４個のORゲート63、64、66、67によ
り構成される信号シフト部10と、 「０」ｎ連検出手段２として、第５図で説明したのと
同一機能を有するNORゲート20と、 パターン作成手段３として、第５図で説明したのと同
一機能、同一構成を有するパターン作成部30と、 符号振り分け手段４として、第５図で説明したのと同
一機能、同一構成を有する符号振り分け部40と、 「０」ｎ連検出無効化手段５として、NANDゲートとDF
F回路からなるセットグル回路50とから構成された例で
ある。As the signal shift means 1 described in FIG. 1, DFF11 to DFF18 which output an input signal to the next stage by the next clock and B8ZS
A signal shift unit 10 composed of four OR gates 63, 64, 66, 67 for inputting the output of the NOR gate 20 to the DFFs 13, 14, 16, 17 corresponding to the signals of "0" n A NOR gate 20 having the same function as that described with reference to FIG. 5 as the continuous detection means 2, a pattern creation unit 30 having the same function and the same configuration as that described with reference to FIG. As the code distributing means 4, a code distributing unit 40 having the same function and the same configuration as that described with reference to FIG. 5, and as the "0" n-unit detection invalidating means 5, a NAND gate and a DF
This is an example configured with a set toggle circuit 50 composed of an F circuit.

第３図はセットトグル回路の構成を説明する図であ
り、DFF回路にNANDゲートを追加したものである。FIG. 3 is a diagram for explaining the configuration of the set toggle circuit, in which a NAND gate is added to the DFF circuit.

この回路の動作は、「１」の入力時には出力は「１」
に固定され、「０」の入力時には、1/2分周回路として
動作する。The operation of this circuit is such that when "1" is input, the output is "1".
, And operates as a 1/2 frequency dividing circuit when "0" is input.

第４図は本発明の実施例における動作を説明するタイ
ムチャートであり「０」が９個連続した時の動作を説明
する。FIG. 4 is a time chart for explaining the operation in the embodiment of the present invention, and the operation when nine "0" s are continuous will be described.

まず８個の「０」が連続し、DFF11〜18の出力を
「０」とし、NORゲート20から「１」を発生する動作
は、第６図と全く同様である。First, the operation of generating eight “0” s consecutively, setting the outputs of DFFs 11 to 18 to “0”, and generating “1” from the NOR gate 20 is exactly the same as in FIG.

ここ、DFF18の出力 18をセットトグル回路50に入
力する。この時のセットトグル回路50の出力S_Tは入力が
「１」の時、出力は「１」に固定、入力が「０」の時は
1/2分周回路として動作する。Here, the output 18 of the DFF 18 is input to the set toggle circuit 50. When the output S _T set toggle circuit 50 when the input is "1", the output when fixed to "1", the input is "0"
Operates as a 1/2 frequency divider.

セットトグル回路の基本構成は第４図に示す如く、入
力を反転してNANDゲートに入力するので、DFF18の出力
18を入力すると、反転させる必要はなくなる。As shown in Fig. 4, the basic configuration of the set toggle circuit is to invert the input and input it to the NAND gate.
Entering 18 eliminates the need to flip.

このセットトグル回路の出力 _TをNORゲート20に入
力する。The output _{T of the} set toggle circuit is input to the NOR gate 20.

この意味は、入力信号で「０」が９個連続した場合、
先ず「０」が８個連続したところで、NORゲート20に
「１」が出力され、次に９個目の「０」がきたところで
再び「１」が出力され、この「１」がDFF31を通して、O
Rゲート63、64、66、67に入力されるので、BnZS回路の
誤動作となってしまう。このように、「０」が９個以上
連続しても、「０」ｎ連検出出力は１クロック幅の出力
があることが必要であり、本発明では、セットトグル回
路50を設けることにより、「０」が９個以上連続して
も、誤動作を起こさないようにしているのである。This means that if 9 "0" s are continuous in the input signal,
First, when eight “0” s are consecutive, “1” is output to the NOR gate 20, and then, when a ninth “0” comes, “1” is output again. O
Since the signals are input to the R gates 63, 64, 66, and 67, the BnZS circuit malfunctions. As described above, even if nine or more “0” s are continuous, the “0” n-sequential detection output needs to have an output of one clock width. In the present invention, by providing the set toggle circuit 50, Even if nine or more “0” s continue, no malfunction is caused.

また、NORゲート20の出力以上はDFF31を通って、ORゲ
ート63、64、66、67に入力され次のクロックでDFF13、1
4、16、17の出力を「１」とし、その後は従来例と同じ
動作でQ17とQ31とQ34から「00111111」を作成し、Q17と
Q41からB8ZSの「＋」側符号を、Q17と 41からB8ZSの
「−」側の符号を作成するものである。Further, the output of the NOR gate 20 passes through the DFF 31 and is input to the OR gates 63, 64, 66, and 67, and DFFs 13 and 1 are output in the next clock.
The outputs of 4, 16, and 17 are set to “1”, and then “00111111” is created from Q17, Q31, and Q34 by the same operation as the conventional example, and Q17 and
The code on the “+” side of B8ZS is created from Q41 to Q8, and the code on the “−” side of B8ZS is created from Q17 and Q41.

この動作の中でNORゲート20の出力「１」のORゲート6
3、64、66、67への入力はDFF31を通して行うので、次の
クロック入力されることになる。即ち、従来例の動作で
はFFとFFの間にゲート回路が２個入るが、本発明ではセ
ットトグル回路を付加することにより、FFとFFの間のゲ
ート回路は１個となり、従来例で説明した動作速度を計
算する式から、Tg₆の影響を削除することが可能となり
動作限界速度を高めることが可能となる。During this operation, the OR gate 6 of the output “1” of the NOR gate 20
Since inputs to 3, 64, 66, and 67 are performed through DFF 31, the next clock is input. That is, in the operation of the conventional example, two gate circuits are inserted between FF and FF. However, in the present invention, by adding a set toggle circuit, the number of gate circuits between FF and FF is reduced to one, and this will be described in the conventional example. The effect of Tg ₆ can be eliminated from the equation for calculating the calculated operation speed, and the operation limit speed can be increased.

本発明における動作限界速度は次式により求められ
る。The operation limit speed in the present invention is obtained by the following equation.

ｆ＝1/（T_f＋T_g2＋＋T_su） ＝1/（７＋４＋４）×10^-9 ≒66×10⁶（bps） 〔発明の効果〕 以上のような本発明によれば、BnZS回路にセットグル
回路を付加することにより、動作限界速度を上げたBnZS
回路を提供することができる。f = 1 / ( _Tf + _Tg2 ++ _Tsu ) = 1 / (7 + 4 + 4) × 10 ⁻⁹ ≒ 66 × 10 ⁶ (bps) [Effect of the Invention] According to the present invention as described above, the BnZS circuit is settled. BnZS with increased operating limit speed by adding a circuit
A circuit can be provided.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の原理を説明するブロック図、 第２図は本発明の実施例を説明するブロック図、 第３図はセットトグル回路の構成を説明する図、 第４図は本発明の実施例におけるタイムチャートを説明
する図、 第５図は従来例を説明するブロック図、 第６図は従来例におけるタイムチャートを説明する図 をそれぞれ示す。 図において １は信号シフト手段、２は「０」ｎ連検出手段、３はパ
ターン作成手段、４は符号振り分け手段、５は「０」ｎ
連検出無効化手段10、10aは信号シフトブロック、20はN
ORゲート、30はパターン作成部、40は符号振り分け部、
50はセットグル回路 11〜18、31〜34はDFF、62〜67はORゲート、41はJKFF、4
2、43はANDゲート をそれぞれ示す。FIG. 1 is a block diagram illustrating the principle of the present invention, FIG. 2 is a block diagram illustrating an embodiment of the present invention, FIG. 3 is a diagram illustrating a configuration of a set toggle circuit, and FIG. FIG. 5 is a diagram illustrating a time chart in the embodiment, FIG. 5 is a block diagram illustrating a conventional example, and FIG. 6 is a diagram illustrating a time chart in the conventional example. In the figure, 1 is a signal shift means, 2 is a "0" n consecutive detection means, 3 is a pattern creation means, 4 is a code distribution means, 5 is "0" n
The consecutive detection invalidating means 10 and 10a are signal shift blocks, and 20 is N
OR gate, 30 is a pattern creation unit, 40 is a code distribution unit,
50 is a set toggle circuit 11-18, 31-34 are DFF, 62-67 are OR gates, 41 is JKFF, 4
Reference numerals 2 and 43 indicate AND gates, respectively.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ディジタル伝送路上にて、ｎ個の「０」が
連続したことを検出した時に、所定の符号パターンを送
出するBnZS回路であって、 入力された信号をクロックパルスにより、順次次段のシ
フト回路へ送るｎ個のシフト回路よりなる信号シフト手
段（１）と、 前記信号シフト手段（１）の内容が、全て「０」になっ
たことを検出する「０」ｎ連検出手段（２）と、 前記「０」ｎ連検出手段（２）からの出力により起動さ
れて所定の符号パターンを作成するパターン作成手段
（３）と、 前記パターン作成手段（３）で作成したパターンを所定
の法則に従って「＋」側符号と「−」側符号とに変換す
る符号振り分け手段（４）と、 「０」がｎ＋１個連続したことを検出したとき、前記
「０」ｎ連検出手段（２）の出力を無効化する「０」ｎ
連検出無効化手段（５）とを備えたことを特徴とするBn
ZS回路。1. A BnZS circuit for transmitting a predetermined code pattern when detecting a continuation of n "0s" on a digital transmission path, wherein the BnZS circuit sequentially transmits an input signal by a clock pulse. A signal shift means (1) comprising n shift circuits for sending to a shift circuit of a stage; and a "0" n-sequence detecting means for detecting that the contents of the signal shift means (1) are all "0". (2): a pattern creating means (3) activated by an output from the “0” n-sequence detecting means (2) to create a predetermined code pattern; and a pattern created by the pattern creating means (3). A code distribution means (4) for converting into a "+" side code and a "-" side code in accordance with a predetermined rule; and the "0" n consecutive detection means ( "0" n to invalidate the output of 2)
Bn characterized by comprising a continuous detection invalidating means (5).
ZS circuit.