JP2711003B2 - マトリツクス型表示装置 - Google Patents
マトリツクス型表示装置Info
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- JP2711003B2 JP2711003B2 JP33789589A JP33789589A JP2711003B2 JP 2711003 B2 JP2711003 B2 JP 2711003B2 JP 33789589 A JP33789589 A JP 33789589A JP 33789589 A JP33789589 A JP 33789589A JP 2711003 B2 JP2711003 B2 JP 2711003B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マトリツクス型表示装置に関し、特に薄
膜トランジスタ（以下、TFTと記す）アレイ基板及びそ
れを用いた表示装置の歩留向上に関するものである。
膜トランジスタ（以下、TFTと記す）アレイ基板及びそ
れを用いた表示装置の歩留向上に関するものである。
マトリツクス型表示装置は通常２枚の対向した基板の
間に液晶等の表示材料が挾持され、この表示材料に電圧
を印加する方法で構成される。この際、少くとも一方の
基板にマトリツクス状に配列した画素電極を設け、これ
らの画素を選択的に動作するために各画素毎にTFT等の
非線形特性を有する能動素子を設けている。
間に液晶等の表示材料が挾持され、この表示材料に電圧
を印加する方法で構成される。この際、少くとも一方の
基板にマトリツクス状に配列した画素電極を設け、これ
らの画素を選択的に動作するために各画素毎にTFT等の
非線形特性を有する能動素子を設けている。
従来のこの種の装置として特開昭63−221678号公報に
掲載されているものを第４図〜第６図に示す。第４図は
従来のマトリツクス型表示装置を示す部分平面図、第５
図は第４図のＶ−Ｖ線断面図、第６図は製造途中のもの
の断面図である。
掲載されているものを第４図〜第６図に示す。第４図は
従来のマトリツクス型表示装置を示す部分平面図、第５
図は第４図のＶ−Ｖ線断面図、第６図は製造途中のもの
の断面図である。
図において、（１）は透明絶縁性基板、（２）は画素
電極、（３）はゲート電極・配線、（４）はゲート絶縁
膜、（５）は半導体層、（６）はエツチングストツパ
ー、（７）はソース・ドレインのオーミツクコンタクト
層、（８）はソース電極・配線、（９）はドレイン電極
である。この液晶表示装置を製造工程に基づいて説明す
る。まず洗浄された透明絶縁性基板（１）上に、EB蒸着
法もしくはスパツタリング法により、ITO（Indium Tin
Oxide）等の透明導電膜を成膜する。これをフオトエツ
チング法等の方法で所望のパターンに加工し、画素電極
（２）及び電極端子等を形成する。２番目にCr等の高融
点金属をスパツタリング法等で成膜し、同様の方法でゲ
ート電極及び配線（３）等を形成する。３番目にゲート
絶縁膜（４）としてSiO2やSiN、半導体層（５）として
ｉ−ａ−Siやpoli−Si、そしてエツチングストツパー
（６）としてのSiO2やSiNを連続的にプラズマCVD法等で
成膜する。４番目にエツチングストツパー（６）にソー
ス・ドレインコンタクト用のコンタクトホールを形成
し、バツフアードフツ酸（BHF）溶液等で前処理後ソー
ス・ドレインのオーミツクコンタクト層（７）としての
n+−ａ−Siを成膜する。５番目に画素電極（２）と後に
形成するドレイン電極（９）をつなぐためのコンタクト
ホールを形成する。６番目にAl・Al/Cr,Al/MoあるいはA
l合金等をスパツタリング法等で成膜し、パターン加工
してソース電極・配線（８）及びドレイン電極（９）を
形成する。以上の様にしてTFTアレイ基板は形成され
る。このTFTアレイ基板に対向して、透明導電膜及びカ
ラーフイルタ等を設けた対向電極基板を設け、この両者
の間に液晶等を挾持して液晶表面デイスプレイが構成さ
れる。
電極、（３）はゲート電極・配線、（４）はゲート絶縁
膜、（５）は半導体層、（６）はエツチングストツパ
ー、（７）はソース・ドレインのオーミツクコンタクト
層、（８）はソース電極・配線、（９）はドレイン電極
である。この液晶表示装置を製造工程に基づいて説明す
る。まず洗浄された透明絶縁性基板（１）上に、EB蒸着
法もしくはスパツタリング法により、ITO（Indium Tin
Oxide）等の透明導電膜を成膜する。これをフオトエツ
チング法等の方法で所望のパターンに加工し、画素電極
（２）及び電極端子等を形成する。２番目にCr等の高融
点金属をスパツタリング法等で成膜し、同様の方法でゲ
ート電極及び配線（３）等を形成する。３番目にゲート
絶縁膜（４）としてSiO2やSiN、半導体層（５）として
ｉ−ａ−Siやpoli−Si、そしてエツチングストツパー
（６）としてのSiO2やSiNを連続的にプラズマCVD法等で
成膜する。４番目にエツチングストツパー（６）にソー
ス・ドレインコンタクト用のコンタクトホールを形成
し、バツフアードフツ酸（BHF）溶液等で前処理後ソー
ス・ドレインのオーミツクコンタクト層（７）としての
n+−ａ−Siを成膜する。５番目に画素電極（２）と後に
形成するドレイン電極（９）をつなぐためのコンタクト
ホールを形成する。６番目にAl・Al/Cr,Al/MoあるいはA
l合金等をスパツタリング法等で成膜し、パターン加工
してソース電極・配線（８）及びドレイン電極（９）を
形成する。以上の様にしてTFTアレイ基板は形成され
る。このTFTアレイ基板に対向して、透明導電膜及びカ
ラーフイルタ等を設けた対向電極基板を設け、この両者
の間に液晶等を挾持して液晶表面デイスプレイが構成さ
れる。
従来のマトリツクス型表示装置は、上記の様にTFTア
レイ基板を形成する際、第６図に示されている従来のも
のに４番目のn+−ａ−Si（７）を成膜する前に、その表
面を清浄化するためにBHF溶液等で前処理する。この時
この溶液にさらされる基板表面の膜はエツチングストツ
パー（６）であるSiN（又はSiO2）と半導体層（５）で
あるｉ−ａ−Si（又はPoli−Si）の両方があり、この様
な基板をBHF溶液等で前処理する際の条件の最適化が困
難で、うまくオーミツクコンタクトがとれなかつたり、
n+−ａ−Si（７）がはがれるといつた問題点があつた。
レイ基板を形成する際、第６図に示されている従来のも
のに４番目のn+−ａ−Si（７）を成膜する前に、その表
面を清浄化するためにBHF溶液等で前処理する。この時
この溶液にさらされる基板表面の膜はエツチングストツ
パー（６）であるSiN（又はSiO2）と半導体層（５）で
あるｉ−ａ−Si（又はPoli−Si）の両方があり、この様
な基板をBHF溶液等で前処理する際の条件の最適化が困
難で、うまくオーミツクコンタクトがとれなかつたり、
n+−ａ−Si（７）がはがれるといつた問題点があつた。
この発明は上記のような問題点を解消するためになさ
れたもので、ソース・ドレインコンタクト層（７）を形
成する前の、前処理する基板表面をできる限り単一の材
質なる様に構成し、前処理条件の最適化を簡単にし、こ
の工程の歩留を向上させることを目的とする。
れたもので、ソース・ドレインコンタクト層（７）を形
成する前の、前処理する基板表面をできる限り単一の材
質なる様に構成し、前処理条件の最適化を簡単にし、こ
の工程の歩留を向上させることを目的とする。
この発明に係るマトリツクス型表示装置は、従来の第
１エツチングストツパーとソース・ドレインコンタクト
層の間に、半導体層の材料と実質的に同一の材料による
第２エツチウングストツパーを有する構造としたもので
ある。
１エツチングストツパーとソース・ドレインコンタクト
層の間に、半導体層の材料と実質的に同一の材料による
第２エツチウングストツパーを有する構造としたもので
ある。
この発明における第２エツチングストツパーは、半導
体層の材料と実質的に同一の材料で形成されており、エ
ツチングストツパーのパターン加工後でソース・ドレイ
ンコンタクト層を形成する前に施すBHF処理において、B
HF溶液にさらされる基板表面は単一の材料のものとな
り、BHF処理の最適化が容易となり、さらにその後成膜
するソース・ドレインのオーミツクコンタクト層の密着
性を良好にする。
体層の材料と実質的に同一の材料で形成されており、エ
ツチングストツパーのパターン加工後でソース・ドレイ
ンコンタクト層を形成する前に施すBHF処理において、B
HF溶液にさらされる基板表面は単一の材料のものとな
り、BHF処理の最適化が容易となり、さらにその後成膜
するソース・ドレインのオーミツクコンタクト層の密着
性を良好にする。
第１図〜第３図はこの発明の一実施例によるマトリツ
クス型表示装置を示すもので第１図はマトリツクス型表
示装置の部分平面図、第２図は第１図のII−II線断面
図、第３図は製造途中の断面図である。第１図〜第３図
において、第４図〜第６図と同一符号は同一、又は相当
部分を示す。さらに、（10）は第２エツチングストツパ
ーであり、以下その製造工程に基いて説明する。
クス型表示装置を示すもので第１図はマトリツクス型表
示装置の部分平面図、第２図は第１図のII−II線断面
図、第３図は製造途中の断面図である。第１図〜第３図
において、第４図〜第６図と同一符号は同一、又は相当
部分を示す。さらに、（10）は第２エツチングストツパ
ーであり、以下その製造工程に基いて説明する。
まず透明絶縁性基板（１）にITOをEB蒸着法もしくは
スパツタリング法等で成膜し、これをフオトエツチング
法等でパターン加工し、画素電極（２）及び電極端子等
を形成する。２番目にCr等の高融点金属をスパツタ法等
で成膜し、パターン加工してゲート電極・配線（３）等
を形成する。３番目にゲート絶縁膜（４）としてのSiN
あるいはSiO2、半導体層（５）となるｉ−ａ−Siもしく
はpoli−Si、そして第１エツチングストツパー（６）と
なるSiNあるいはSiO2、さらに第２エツチングストツパ
ー（10）としてのｉ−ａ−Siもしくはpoli−Siをプラズ
マCVD法等で連続成膜する。４番目にソース・ドレイン
コンタクトホールを第１、第２エツチングストツパー
（６）、（10）にあける。この後、BHF溶液等で前処理
しソース・ドレインのオートミツクコンタクト層（７）
としてのn+−ａ−Siを成膜する。５番目に画素電極
（２）とドレイン電極（９）を接続するためのコンタク
トホールを形成する。６番目にAl、Al/Cr、Al/Moあるい
はAl合金等をスパツタリング法等で成膜し、フオトエツ
チング法等でパターン加工し、ソース電極・配線（８）
及びドレイン電極（９）を形成する。
スパツタリング法等で成膜し、これをフオトエツチング
法等でパターン加工し、画素電極（２）及び電極端子等
を形成する。２番目にCr等の高融点金属をスパツタ法等
で成膜し、パターン加工してゲート電極・配線（３）等
を形成する。３番目にゲート絶縁膜（４）としてのSiN
あるいはSiO2、半導体層（５）となるｉ−ａ−Siもしく
はpoli−Si、そして第１エツチングストツパー（６）と
なるSiNあるいはSiO2、さらに第２エツチングストツパ
ー（10）としてのｉ−ａ−Siもしくはpoli−Siをプラズ
マCVD法等で連続成膜する。４番目にソース・ドレイン
コンタクトホールを第１、第２エツチングストツパー
（６）、（10）にあける。この後、BHF溶液等で前処理
しソース・ドレインのオートミツクコンタクト層（７）
としてのn+−ａ−Siを成膜する。５番目に画素電極
（２）とドレイン電極（９）を接続するためのコンタク
トホールを形成する。６番目にAl、Al/Cr、Al/Moあるい
はAl合金等をスパツタリング法等で成膜し、フオトエツ
チング法等でパターン加工し、ソース電極・配線（８）
及びドレイン電極（９）を形成する。
以上の様にしてTFTアレイ基板は形成される。このTFT
アレイ基板に対向して、透明導電膜及びカラーフイルタ
等を設けた対向電極基板を設け、この両者の間に液晶等
の表示材料を挾持して液晶平面デイスプレイが構成され
る。
アレイ基板に対向して、透明導電膜及びカラーフイルタ
等を設けた対向電極基板を設け、この両者の間に液晶等
の表示材料を挾持して液晶平面デイスプレイが構成され
る。
以上の様な構成にした場合、４番目のソース・ドレイ
ンのオーミツクコンタクト層（７）としてのn+−ａ−Si
を成膜直前の前処理時において基板表面は第３図に示さ
れている様にほどんど第２エツチングストツパー（10）
と半導体層（５）のｉ−ａ−Si（あるいはpoli−Si）で
おおわれているため、前処理の制御が容易になりそのマ
ージンが広がる。その結果n+−ａ−Siとｉ−ａ−Siのオ
ーミツクコンタクトが良好に均一になり、n+−ａ−Siが
はがれるといつたこともないので、高歩留で高品質のTF
Tアレイが提供できる。
ンのオーミツクコンタクト層（７）としてのn+−ａ−Si
を成膜直前の前処理時において基板表面は第３図に示さ
れている様にほどんど第２エツチングストツパー（10）
と半導体層（５）のｉ−ａ−Si（あるいはpoli−Si）で
おおわれているため、前処理の制御が容易になりそのマ
ージンが広がる。その結果n+−ａ−Siとｉ−ａ−Siのオ
ーミツクコンタクトが良好に均一になり、n+−ａ−Siが
はがれるといつたこともないので、高歩留で高品質のTF
Tアレイが提供できる。
なお、各材料は上記実施例に限るものではない。
以上のように、この発明によれば、透明絶縁性基板
に、画素電極、ゲート電極、ゲート絶縁膜、半導体層、
第１エツチングストツパー、ソース・ドレインコンタク
ト層、ソース電極・配線及びドレイン電極を順に載置す
る薄膜トランジスタ（TFT）アレイ基板、並びに透明電
極及びカラーフイルターを有する対向電極基板を備え、
TFTアレイ基板と対向電極基板との間に表示材料を挾持
してなるマトリツクス型表示装置において、第１エツチ
ングストツパーとソース・ドレインコンタクト層の間
に、半導体層の材料と実質的に同一の材料による第２エ
ツチングストツパーを有する構造としたことにより、ソ
ース・ドレインコンタクト層の密着力が向上でき、高歩
留で高品質のマトリツクス型表示装置が提供できる効果
がある。
に、画素電極、ゲート電極、ゲート絶縁膜、半導体層、
第１エツチングストツパー、ソース・ドレインコンタク
ト層、ソース電極・配線及びドレイン電極を順に載置す
る薄膜トランジスタ（TFT）アレイ基板、並びに透明電
極及びカラーフイルターを有する対向電極基板を備え、
TFTアレイ基板と対向電極基板との間に表示材料を挾持
してなるマトリツクス型表示装置において、第１エツチ
ングストツパーとソース・ドレインコンタクト層の間
に、半導体層の材料と実質的に同一の材料による第２エ
ツチングストツパーを有する構造としたことにより、ソ
ース・ドレインコンタクト層の密着力が向上でき、高歩
留で高品質のマトリツクス型表示装置が提供できる効果
がある。
第１図はこの発明の一実施例によるマトリツクス型表示
装置に用いられるTFTアレイ基板の要部を示す平面図、
第２図は第１図のII−II線断面図、第３図は製造途中の
断面図、第４図は従来のマトリツクス型表示装置に用い
られるTFTアレイ基板の要部を示す平面図、第５図は第
４図のＶ−Ｖ線断面図、第６図は製造途中の断面図であ
る。 （１）は透明絶縁性基板、（２）は画素電極、（３）は
ゲート電極・配線、（４）はゲート絶縁膜、（５）は半
導体層、（６）は第１エツチングストツパー、（７）は
ソース・ドレインコンタクト層、（８）はソース電極・
配線、（９）はドレイン電極、（10）は第２エツチング
ストツパーである。 なお、図中、同一符号は同一、又は相当部分を示す。
装置に用いられるTFTアレイ基板の要部を示す平面図、
第２図は第１図のII−II線断面図、第３図は製造途中の
断面図、第４図は従来のマトリツクス型表示装置に用い
られるTFTアレイ基板の要部を示す平面図、第５図は第
４図のＶ−Ｖ線断面図、第６図は製造途中の断面図であ
る。 （１）は透明絶縁性基板、（２）は画素電極、（３）は
ゲート電極・配線、（４）はゲート絶縁膜、（５）は半
導体層、（６）は第１エツチングストツパー、（７）は
ソース・ドレインコンタクト層、（８）はソース電極・
配線、（９）はドレイン電極、（10）は第２エツチング
ストツパーである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】透明絶縁性基板に、画素電極、ゲート電
極、ゲート絶縁膜、半導体層、第１エツチングストツパ
ー、ソース・ドレインコンタクト層、ソース電極・配線
及びドレイン電極を順に載置する薄膜トランジスタ（TF
T）アレイ基板、並びに透明電極及びカラーフイルター
を有する対向電極基板を備え、上記TFTアレイ基板と上
記対向電極基板との間に表示材料を挾持してなるマトリ
ツクス型表示装置において、第１エツチングストツパー
と上記ソース・ドレインコンタクト層の間に、上記半導
体層の材料と実質的に同一の材料による第２エツチング
ストツパーを有する構造としたことを特徴とするマトリ
ツクス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33789589A JP2711003B2 (ja) | 1989-12-25 | 1989-12-25 | マトリツクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33789589A JP2711003B2 (ja) | 1989-12-25 | 1989-12-25 | マトリツクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196021A JPH03196021A (ja) | 1991-08-27 |
| JP2711003B2 true JP2711003B2 (ja) | 1998-02-10 |
Family
ID=18313011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33789589A Expired - Fee Related JP2711003B2 (ja) | 1989-12-25 | 1989-12-25 | マトリツクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2711003B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2674516B2 (ja) * | 1994-07-21 | 1997-11-12 | 日本電気株式会社 | アクティブマトリクス基板およびその製造方法 |
| JP5253990B2 (ja) * | 2008-12-19 | 2013-07-31 | 三菱電機株式会社 | 薄膜トランジスタ |
| KR20120042029A (ko) * | 2010-10-22 | 2012-05-03 | 삼성모바일디스플레이주식회사 | 표시 장치 및 그 제조 방법 |
| JP5488525B2 (ja) * | 2011-04-22 | 2014-05-14 | カシオ計算機株式会社 | 薄膜トランジスタおよびその製造方法 |
-
1989
- 1989-12-25 JP JP33789589A patent/JP2711003B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03196021A (ja) | 1991-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |