JP3239504B2 - 薄膜トランジスタマトリクスの製造方法 - Google Patents
薄膜トランジスタマトリクスの製造方法Info
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- JP3239504B2 JP3239504B2 JP364093A JP364093A JP3239504B2 JP 3239504 B2 JP3239504 B2 JP 3239504B2 JP 364093 A JP364093 A JP 364093A JP 364093 A JP364093 A JP 364093A JP 3239504 B2 JP3239504 B2 JP 3239504B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス駆
動方式による液晶パネル等に構成される薄膜トランジス
タ(TFT) マトリクスの製造方法に関する。
動方式による液晶パネル等に構成される薄膜トランジス
タ(TFT) マトリクスの製造方法に関する。
【０００２】近年，ラップトップパーソナルコンピュー
タや壁掛けテレビに使用するTFT マトリクス型液晶パネ
ルの開発が進められている。TFT マトリクス型液晶パネ
ルは表示品質がCRT と同等であることが認められつつあ
るが, 価格, 信頼性, 製造歩留の点で改善の余地が残さ
れている。
タや壁掛けテレビに使用するTFT マトリクス型液晶パネ
ルの開発が進められている。TFT マトリクス型液晶パネ
ルは表示品質がCRT と同等であることが認められつつあ
るが, 価格, 信頼性, 製造歩留の点で改善の余地が残さ
れている。
【０００３】
【従来の技術】アクティブマトリクス駆動方式による液
晶パネルはドット表示を行う個々の画素に対応してマト
リクス状にTFT を配置し，各画素にメモリ機能を持たせ
コントラスト良く多ラインの表示を可能としている。
晶パネルはドット表示を行う個々の画素に対応してマト
リクス状にTFT を配置し，各画素にメモリ機能を持たせ
コントラスト良く多ラインの表示を可能としている。
【０００４】図４はTFT マトリクスの平面図である。TF
T マトリクス型液晶パネルは, Ｘ，Ｙ方向に交差してマ
トリクス状に配置された多数のゲートバスライン41とド
レインバスライン42に駆動電圧を印加して，両バスライ
ン交差部に接続されたTFT 43を選択駆動することによ
り, 対応する所望の画素をドット表示するように構成さ
れている。このようなTFT マトリクスの構造は, 例え
ば, 透明絶縁性のガラス基板上にチタン(Ti)−アルミニ
ウム(Al)からなる多数のゲートバスラインとドレインバ
スラインとが窒化シリコン(SiN) 等からなる層間絶縁膜
を介してＸ，Ｙ方向に交差した形に配置され, 両バスラ
インの交差部にTFT が接続されている。また，TFT の動
作半導体層にアモルファスシリコン(a-Si)層を用いる場
合には，ゲート絶縁膜にプラズマ気相成長(P-CVD) 法に
よる窒化シリコン膜(SiN) あるいは窒化シリコンオキシ
ナイトライド(SiNO)膜が用いられていた。
T マトリクス型液晶パネルは, Ｘ，Ｙ方向に交差してマ
トリクス状に配置された多数のゲートバスライン41とド
レインバスライン42に駆動電圧を印加して，両バスライ
ン交差部に接続されたTFT 43を選択駆動することによ
り, 対応する所望の画素をドット表示するように構成さ
れている。このようなTFT マトリクスの構造は, 例え
ば, 透明絶縁性のガラス基板上にチタン(Ti)−アルミニ
ウム(Al)からなる多数のゲートバスラインとドレインバ
スラインとが窒化シリコン(SiN) 等からなる層間絶縁膜
を介してＸ，Ｙ方向に交差した形に配置され, 両バスラ
インの交差部にTFT が接続されている。また，TFT の動
作半導体層にアモルファスシリコン(a-Si)層を用いる場
合には，ゲート絶縁膜にプラズマ気相成長(P-CVD) 法に
よる窒化シリコン膜(SiN) あるいは窒化シリコンオキシ
ナイトライド(SiNO)膜が用いられていた。
【０００５】なお，図中, 8DはTFT のドレイン電極, 8S
はTFT のソース電極, 8Cは蓄積容量上部電極（補助容量
バスライン）を示す。図５(A) 〜(F) は従来のTFT 素子
の製造工程を説明する断面図である。
はTFT のソース電極, 8Cは蓄積容量上部電極（補助容量
バスライン）を示す。図５(A) 〜(F) は従来のTFT 素子
の製造工程を説明する断面図である。
【０００６】図５(A) において，透明絶縁性基板として
ガラス基板 1上にスパッタリングによりAl膜とCr膜を連
続して成膜し，フォトリソグラフィによりレジスト膜を
パターニングした後, レジスト膜をマスクにしてエッチ
ングしてゲート電極 2と蓄積容量下部電極 3を形成す
る。
ガラス基板 1上にスパッタリングによりAl膜とCr膜を連
続して成膜し，フォトリソグラフィによりレジスト膜を
パターニングした後, レジスト膜をマスクにしてエッチ
ングしてゲート電極 2と蓄積容量下部電極 3を形成す
る。
【０００７】次いで, レジスト膜を剥離し，P-CVD 法に
より, 第１層目絶縁膜であるゲート絶縁膜および蓄積容
量誘電体膜としてSiN 膜 4, 動作半導体層としてa-Si膜
5,チャネル保護膜としてSiN 膜 6を連続成長する。こ
こで, 第１層目絶縁膜は,CVD SiN 膜 4の代わりに原子
層エピタキシ(ALD) 法によるアルミナ膜を用いてもよ
い。
より, 第１層目絶縁膜であるゲート絶縁膜および蓄積容
量誘電体膜としてSiN 膜 4, 動作半導体層としてa-Si膜
5,チャネル保護膜としてSiN 膜 6を連続成長する。こ
こで, 第１層目絶縁膜は,CVD SiN 膜 4の代わりに原子
層エピタキシ(ALD) 法によるアルミナ膜を用いてもよ
い。
【０００８】図５(B) において，ゲート電極 2の直上の
チャネル保護膜 6を残すようにパターニングする。図５
(C) において，基板上にコンタクト層として n+ 型a-Si
層 7とソースドレイン電極用金属膜 8を連続成膜する。
チャネル保護膜 6を残すようにパターニングする。図５
(C) において，基板上にコンタクト層として n+ 型a-Si
層 7とソースドレイン電極用金属膜 8を連続成膜する。
【０００９】図５(D) において，コンタクト層 7とソー
スドレイン電極用金属膜 8をパターニングして, ドレイ
ン電極8Dと, ソース電極8Sと, 蓄積容量上部電極8Cを形
成する。
スドレイン電極用金属膜 8をパターニングして, ドレイ
ン電極8Dと, ソース電極8Sと, 蓄積容量上部電極8Cを形
成する。
【００１０】図５(E) において，第２層目絶縁膜14とし
て，P-CVD 法によりSiN 膜を成膜し，ソース電極8Sと蓄
積容量上部電極8C上にコンタクト孔を形成する。図５
(F) において，基板上に透明電極膜としてITO 膜を成膜
して, 蓄積容量上部電極8Cとソース電極8Sとにコンタク
トをとり, パターニングして画素電極11とし，TFT マト
リクスを形成する。
て，P-CVD 法によりSiN 膜を成膜し，ソース電極8Sと蓄
積容量上部電極8C上にコンタクト孔を形成する。図５
(F) において，基板上に透明電極膜としてITO 膜を成膜
して, 蓄積容量上部電極8Cとソース電極8Sとにコンタク
トをとり, パターニングして画素電極11とし，TFT マト
リクスを形成する。
【００１１】
【発明が解決しようとする課題】第２層目絶縁膜 9は厚
さ3000〜4000Åに成膜するが，成膜条件により膜質は大
きく変わる。この膜質の変化により，この膜に, ドライ
またはウエットエッチングによりコンタクト孔を形成し
た際に, 図６のようにコンタクト孔の断面形状が順テー
パ，垂直，逆テーパの形が得られる。順テーパの場合は
特に問題はなく，ITO 膜11を成膜した際にコンタクト孔
を通して蓄積容量上部電極とソース電極とにコンタクト
をとることができるが，逆テーパの場合はコンタクトを
とることができず表示欠陥となる。
さ3000〜4000Åに成膜するが，成膜条件により膜質は大
きく変わる。この膜質の変化により，この膜に, ドライ
またはウエットエッチングによりコンタクト孔を形成し
た際に, 図６のようにコンタクト孔の断面形状が順テー
パ，垂直，逆テーパの形が得られる。順テーパの場合は
特に問題はなく，ITO 膜11を成膜した際にコンタクト孔
を通して蓄積容量上部電極とソース電極とにコンタクト
をとることができるが，逆テーパの場合はコンタクトを
とることができず表示欠陥となる。
【００１２】また, 第２層目絶縁膜 9はモノシラン(SiH
4)とアンモニア(NH3) を主原料とする強い還元雰囲気中
で成膜されるため，下地に金属の化合物汚染が微量に残
留していても, これを還元して導通性異物を発生させ
る。そのため，基板表面が導通することがあった。
4)とアンモニア(NH3) を主原料とする強い還元雰囲気中
で成膜されるため，下地に金属の化合物汚染が微量に残
留していても, これを還元して導通性異物を発生させ
る。そのため，基板表面が導通することがあった。
【００１３】本発明はTFT 素子の製造において，２層目
絶縁膜に開けるコンタクト孔を順テーパ形状にし且つ基
板表面の導通化を防止し，素子の信頼性と製造歩留の向
上を目的とする。
絶縁膜に開けるコンタクト孔を順テーパ形状にし且つ基
板表面の導通化を防止し，素子の信頼性と製造歩留の向
上を目的とする。
【００１４】
【課題を解決するための手段】上記課題の解決は， １）透明絶縁性の基板 1上にゲート電極 2と蓄積容量下
部電極 3を形成し，その上に第１層目絶縁膜 4, 動作半
導体層 5, チャネル保護膜 6を順次成膜する工程と，次
いで, 該ゲート電極直上の該チャネル保護膜を残すよう
に, 該チャネル保護膜をパターニングする工程と, 次い
で，該基板上に高濃度半導体からなるコンタクト層 7と
ソースドレイン電極用金属膜 8を順に成膜する工程と,
次いで, 該コンタクト層と該ソースドレイン電極用金属
膜 8をパターニングして, ドレイン電極8Dと, ソース電
極8Sと, 蓄積容量上部電極8Cを形成する工程と, 次い
で, 該基板上に透明樹脂からなる第２層目絶縁膜 9を被
着する工程と, 次いで，該ソース電極上および該蓄積容
量上部電極上において，第２層目絶縁膜にコンタクト孔
を形成する工程と, 次いで，該基板上に透明電極膜を成
膜して, 該蓄積容量上部電極と該ソース電極とを該透明
電極膜にコンタクトをとり, 該透明電極膜をパターニン
グして画素電極11を形成する工程とを有する薄膜トラン
ジスタマトリクスの製造方法，あるいは ２）前記第２層目絶縁膜 9が, 熱硬化性樹脂または光硬
化性樹脂または感光性樹脂である前記１）記載の薄膜ト
ランジスタマトリクスの製造方法，あるいは ３）透明絶縁性の基板 1上に形成された画素電極11を覆
って透明絶縁膜を成膜する薄膜トランジスタマトリクス
の製造方法により達成される。
部電極 3を形成し，その上に第１層目絶縁膜 4, 動作半
導体層 5, チャネル保護膜 6を順次成膜する工程と，次
いで, 該ゲート電極直上の該チャネル保護膜を残すよう
に, 該チャネル保護膜をパターニングする工程と, 次い
で，該基板上に高濃度半導体からなるコンタクト層 7と
ソースドレイン電極用金属膜 8を順に成膜する工程と,
次いで, 該コンタクト層と該ソースドレイン電極用金属
膜 8をパターニングして, ドレイン電極8Dと, ソース電
極8Sと, 蓄積容量上部電極8Cを形成する工程と, 次い
で, 該基板上に透明樹脂からなる第２層目絶縁膜 9を被
着する工程と, 次いで，該ソース電極上および該蓄積容
量上部電極上において，第２層目絶縁膜にコンタクト孔
を形成する工程と, 次いで，該基板上に透明電極膜を成
膜して, 該蓄積容量上部電極と該ソース電極とを該透明
電極膜にコンタクトをとり, 該透明電極膜をパターニン
グして画素電極11を形成する工程とを有する薄膜トラン
ジスタマトリクスの製造方法，あるいは ２）前記第２層目絶縁膜 9が, 熱硬化性樹脂または光硬
化性樹脂または感光性樹脂である前記１）記載の薄膜ト
ランジスタマトリクスの製造方法，あるいは ３）透明絶縁性の基板 1上に形成された画素電極11を覆
って透明絶縁膜を成膜する薄膜トランジスタマトリクス
の製造方法により達成される。
【００１５】
【作用】本発明では, 第２層目絶縁膜としてCVD SiN の
代わりに透明樹脂膜を用いる。これは本発明者が, 樹脂
膜はP-CVD 法に見られた成膜条件に依るコンタクト孔の
断面形状のばらつきがなく，逆テーパが形成されること
なく安定に塗布形成できることを確かめた結果を利用し
たものである。
代わりに透明樹脂膜を用いる。これは本発明者が, 樹脂
膜はP-CVD 法に見られた成膜条件に依るコンタクト孔の
断面形状のばらつきがなく，逆テーパが形成されること
なく安定に塗布形成できることを確かめた結果を利用し
たものである。
【００１６】また，樹脂であるため，金属化合物の残渣
の還元はなく, さらに回転塗布によるため樹脂表面が平
坦化される。
の還元はなく, さらに回転塗布によるため樹脂表面が平
坦化される。
【００１７】
実施例(1) ：図１(A) 〜(F) は本発明の実施例(1) の断
面図である。
面図である。
【００１８】図１(A) において，透明絶縁性基板として
ガラス基板 1上にスパッタリングにより厚さ1000ÅのAl
膜と厚さ1000ÅのCr膜を連続して成膜し，フォトリソグ
ラフィによりレジスト膜をパターニングした後, レジス
ト膜をマスクにしてエッチングしてゲート電極 2と蓄積
容量下部電極 3を形成する。
ガラス基板 1上にスパッタリングにより厚さ1000ÅのAl
膜と厚さ1000ÅのCr膜を連続して成膜し，フォトリソグ
ラフィによりレジスト膜をパターニングした後, レジス
ト膜をマスクにしてエッチングしてゲート電極 2と蓄積
容量下部電極 3を形成する。
【００１９】次いで, レジスト膜を剥離し，P-CVD 法に
より, 第１層目絶縁膜であるゲート絶縁膜および蓄積容
量誘電体膜として厚さ4000Åの窒化シリコン(SiN) 膜
4, 動作半導体層として厚さ 150Åのa-Si膜 5, チャネ
ル保護膜として厚さ1200ÅのSiN 膜 6を連続成長する。
ここで, 第１層目絶縁膜は, SiN 膜 4の代わりにALD法
によるアルミナ膜を用いてもよい。
より, 第１層目絶縁膜であるゲート絶縁膜および蓄積容
量誘電体膜として厚さ4000Åの窒化シリコン(SiN) 膜
4, 動作半導体層として厚さ 150Åのa-Si膜 5, チャネ
ル保護膜として厚さ1200ÅのSiN 膜 6を連続成長する。
ここで, 第１層目絶縁膜は, SiN 膜 4の代わりにALD法
によるアルミナ膜を用いてもよい。
【００２０】図１(B) において，ゲート電極 2直上のチ
ャネル保護膜 6を残すようにパターニングする。図１
(C) において，基板上にコンタクト層として厚さ 600Å
の n+ 型a-Si層 7と厚さ1500Åのクロム(Cr)膜からなる
ソースドレイン電極用金属膜 8を連続成膜する。
ャネル保護膜 6を残すようにパターニングする。図１
(C) において，基板上にコンタクト層として厚さ 600Å
の n+ 型a-Si層 7と厚さ1500Åのクロム(Cr)膜からなる
ソースドレイン電極用金属膜 8を連続成膜する。
【００２１】図１(D) において，コンタクト層 7とソー
スドレイン電極用金属膜 8をパターニングして, ドレイ
ン電極8Dと, ソース電極8Sと, 蓄積容量上部電極8Cを形
成する。
スドレイン電極用金属膜 8をパターニングして, ドレイ
ン電極8Dと, ソース電極8Sと, 蓄積容量上部電極8Cを形
成する。
【００２２】図１(E) において，第２層目絶縁膜 9とし
て，透明の熱硬化性樹脂膜を塗布し，キュア（熱処理）
を行う。熱硬化性樹脂は，例えばシリコン系またはエポ
キシ系熱硬化性樹脂を用い，回転塗布または印刷法によ
り塗布し，キュア後所定の厚さを 0.4μｍにする。印刷
法の場合は基板上の接続端子に樹脂を付着しないように
してもよい。
て，透明の熱硬化性樹脂膜を塗布し，キュア（熱処理）
を行う。熱硬化性樹脂は，例えばシリコン系またはエポ
キシ系熱硬化性樹脂を用い，回転塗布または印刷法によ
り塗布し，キュア後所定の厚さを 0.4μｍにする。印刷
法の場合は基板上の接続端子に樹脂を付着しないように
してもよい。
【００２３】次いで，フォトリソグラフィにより，ソー
ス電極と蓄積容量上に開口部を持つレジスト膜10を基板
上に形成する。図１(F) において，レジスト膜10をマス
クにして, 熱硬化性樹脂膜をエッチングしてコンタクト
孔を形成し，レジスト膜10を除去する。この際同時に接
続端子上の樹脂もエッチング除去する。
ス電極と蓄積容量上に開口部を持つレジスト膜10を基板
上に形成する。図１(F) において，レジスト膜10をマス
クにして, 熱硬化性樹脂膜をエッチングしてコンタクト
孔を形成し，レジスト膜10を除去する。この際同時に接
続端子上の樹脂もエッチング除去する。
【００２４】次に, 樹脂上に画素電極膜として厚さ 700
ÅのITO 膜を成膜して, 蓄積容量上部電極8Cとソース電
極8Sとにコンタクトをとり, パターニングして画素電極
11とし，TFT マトリクスを形成する。
ÅのITO 膜を成膜して, 蓄積容量上部電極8Cとソース電
極8Sとにコンタクトをとり, パターニングして画素電極
11とし，TFT マトリクスを形成する。
【００２５】実施例(2) ：実施例(1) では, 第２層目絶
縁膜 9として透明の熱硬化性樹脂膜を用いたが,これの
代わりに光硬化性樹脂, 例えば, UV樹脂を用い, 実施例
(1) と同様に成膜してもよい。
縁膜 9として透明の熱硬化性樹脂膜を用いたが,これの
代わりに光硬化性樹脂, 例えば, UV樹脂を用い, 実施例
(1) と同様に成膜してもよい。
【００２６】実施例(3）：図２は本発明の実施例(3）の
断面図である。２層目絶縁膜 9として感光性樹脂，例え
ば感光性ポリイミド樹脂を用い, フォトマスク12を用い
て, 感光性ポリイミド樹脂をパターニングしてソース電
極8Sと蓄積容量上部電極8C上にコンタクト孔を形成す
る。
断面図である。２層目絶縁膜 9として感光性樹脂，例え
ば感光性ポリイミド樹脂を用い, フォトマスク12を用い
て, 感光性ポリイミド樹脂をパターニングしてソース電
極8Sと蓄積容量上部電極8C上にコンタクト孔を形成す
る。
【００２７】実施例(4）：図３は本発明の実施例(4）の
断面図である。この例は，第２層目絶縁膜として本発明
の透明樹脂膜 9あるいは従来例のSiN膜14を用いてTFT
を形成した後, 基板表面に保護膜13として透明絶縁膜を
成膜するようにしている。この際, 接続端子上は保護膜
を成膜しないようにする。または成膜してもその後エッ
チング除去してもよい。保護膜13により基板表面は平坦
化され, 次工程が精度よく行える。
断面図である。この例は，第２層目絶縁膜として本発明
の透明樹脂膜 9あるいは従来例のSiN膜14を用いてTFT
を形成した後, 基板表面に保護膜13として透明絶縁膜を
成膜するようにしている。この際, 接続端子上は保護膜
を成膜しないようにする。または成膜してもその後エッ
チング除去してもよい。保護膜13により基板表面は平坦
化され, 次工程が精度よく行える。
【００２８】次に実施例の効果を要約する。 (1) ２層目絶縁膜に樹脂膜を用いるため，成膜が容易
で, 成膜装置も簡単で小型化できる。また, 感光性樹脂
を用いた場合はレジストの塗布工程が省略できる。 (2) 樹脂は成膜条件が安定しているため，コンタクト孔
を形成する際に, 従来みられた逆テーパ形状をなくすこ
とができる。従って, コンタクト孔の形状が安定化する
ため，画素電極膜のITO 膜を成膜した際に断線を防止で
きる。 (3）樹脂であるため，金属酸化物の残渣の還元はなくな
り, 基板表面の導通を防止できる。 (4）樹脂膜は回転塗布に依るため基板表面を平坦化でき
る。 (5) 信頼性, 製造歩留が向上し，低価格化が実現でき
る。
で, 成膜装置も簡単で小型化できる。また, 感光性樹脂
を用いた場合はレジストの塗布工程が省略できる。 (2) 樹脂は成膜条件が安定しているため，コンタクト孔
を形成する際に, 従来みられた逆テーパ形状をなくすこ
とができる。従って, コンタクト孔の形状が安定化する
ため，画素電極膜のITO 膜を成膜した際に断線を防止で
きる。 (3）樹脂であるため，金属酸化物の残渣の還元はなくな
り, 基板表面の導通を防止できる。 (4）樹脂膜は回転塗布に依るため基板表面を平坦化でき
る。 (5) 信頼性, 製造歩留が向上し，低価格化が実現でき
る。
【００２９】
【発明の効果】本発明によれば，TFT 素子の製造におい
て，第２層目絶縁膜に開けるコンタクト孔を順テーパ形
状に形成でき且つ基板表面の導通化を防止することがで
きた。この結果，本発明は素子の信頼性と製造歩留の向
上に寄与することができた。
て，第２層目絶縁膜に開けるコンタクト孔を順テーパ形
状に形成でき且つ基板表面の導通化を防止することがで
きた。この結果，本発明は素子の信頼性と製造歩留の向
上に寄与することができた。
【図１】 本発明の実施例(1) の断面図
【図２】 本発明の実施例(3）の断面図
【図３】 本発明の実施例(4）の断面図
【図４】 TFT マトリクスの平面図
【図５】 従来のTFT 素子の製造工程を説明する断面図
【図６】 コンタクト孔の断面図
1 透明絶縁性基板でガラス基板 2 ゲート電極 3 蓄積容量下部電極 4 第１層目絶縁膜（ゲート絶縁膜および蓄積容量誘電
体膜）でSiN 膜 5 動作半導体層でa-Si膜 6 チャネル保護膜でSiN 膜 7 コンタクト層で n+ 型a-Si層 8 ソースドレイン電極用金属膜 8D ドレイン電極 8S ソース電極 8C 蓄積容量上部電極 9 第２層目絶縁膜で透明樹脂膜 10 レジスト膜 11 画素電極でITO 膜
体膜）でSiN 膜 5 動作半導体層でa-Si膜 6 チャネル保護膜でSiN 膜 7 コンタクト層で n+ 型a-Si層 8 ソースドレイン電極用金属膜 8D ドレイン電極 8S ソース電極 8C 蓄積容量上部電極 9 第２層目絶縁膜で透明樹脂膜 10 レジスト膜 11 画素電極でITO 膜
Claims (3)
- 【請求項１】 透明絶縁性の基板上にゲート電極と蓄積
容量下部電極を形成し，その上に第１層目絶縁膜, 動作
半導体層, チャネル保護膜を順次成膜する工程と， 次いで, 該ゲート電極直上の該チャネル保護膜を残すよ
うに, 該チャネル保護膜をパターニングする工程と， 次いで，該基板上に高濃度半導体からなるコンタクト層
とソースドレイン電極用金属膜を順に成膜する工程と， 次いで, 該コンタクト層と該ソースドレイン電極用金属
膜をパターニングして, ドレイン電極と, ソース電極
と, 蓄積容量上部電極を形成する工程と， 次いで, 該基板上に透明樹脂からなる第２層目絶縁膜を
被着する工程と, 次いで，該ソース電極上および該蓄積容量上部電極上に
おいて，第２層目絶縁膜にコンタクト孔を形成する工程
と， 次いで，該基板上に透明電極膜を成膜して, 該蓄積容量
上部電極と該ソース電極とを該透明電極膜にコンタクト
をとり, 該透明電極膜をパターニングして画素電極を形
成する工程とを有することを特徴とする薄膜トランジス
タマトリクスの製造方法。 - 【請求項２】 前記第２層目絶縁膜が, 熱硬化性樹脂ま
たは光硬化性樹脂または感光性樹脂であることを特徴と
する請求項１記載の薄膜トランジスタマトリクスの製造
方法。 - 【請求項３】 透明絶縁性の基板上に形成された画素電
極を覆って透明絶縁膜を成膜する工程を有することを特
徴とする請求項１記載の薄膜トランジスタマトリクスの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP364093A JP3239504B2 (ja) | 1993-01-13 | 1993-01-13 | 薄膜トランジスタマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP364093A JP3239504B2 (ja) | 1993-01-13 | 1993-01-13 | 薄膜トランジスタマトリクスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06208137A JPH06208137A (ja) | 1994-07-26 |
| JP3239504B2 true JP3239504B2 (ja) | 2001-12-17 |
Family
ID=11563087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP364093A Expired - Fee Related JP3239504B2 (ja) | 1993-01-13 | 1993-01-13 | 薄膜トランジスタマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239504B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303134B1 (ko) * | 1995-05-09 | 2002-11-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자및그제조방법. |
| US5994721A (en) | 1995-06-06 | 1999-11-30 | Ois Optical Imaging Systems, Inc. | High aperture LCD with insulating color filters overlapping bus lines on active substrate |
| US6372534B1 (en) | 1995-06-06 | 2002-04-16 | Lg. Philips Lcd Co., Ltd | Method of making a TFT array with photo-imageable insulating layer over address lines |
| JP3541026B2 (ja) * | 1995-08-11 | 2004-07-07 | シャープ株式会社 | 液晶表示装置、およびアクティブマトリクス基板 |
| JP3541014B2 (ja) * | 1995-08-11 | 2004-07-07 | シャープ株式会社 | 液晶表示装置 |
| JP2001290172A (ja) * | 1995-08-11 | 2001-10-19 | Sharp Corp | 液晶表示装置 |
| KR970011972A (ko) * | 1995-08-11 | 1997-03-29 | 쯔지 하루오 | 투과형 액정 표시 장치 및 그 제조 방법 |
| TW409194B (en) | 1995-11-28 | 2000-10-21 | Sharp Kk | Active matrix substrate and liquid crystal display apparatus and method for producing the same |
| US6682961B1 (en) | 1995-12-29 | 2004-01-27 | Samsung Electronics Co., Ltd. | Thin film transistor array panel used for a liquid crystal display and a manufacturing method thereof |
| JPH1010583A (ja) * | 1996-04-22 | 1998-01-16 | Sharp Corp | アクティブマトリクス基板の製造方法、およびそのアクティブマトリクス基板 |
| US6940566B1 (en) | 1996-11-26 | 2005-09-06 | Samsung Electronics Co., Ltd. | Liquid crystal displays including organic passivation layer contacting a portion of the semiconductor layer between source and drain regions |
| US6310669B1 (en) | 1997-05-26 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | TFT substrate having connecting line connect to bus lines through different contact holes |
| JP3270361B2 (ja) | 1997-06-09 | 2002-04-02 | 日本電気株式会社 | 薄膜トランジスタアレイ及びその製造方法 |
| JP2000081638A (ja) * | 1998-09-04 | 2000-03-21 | Matsushita Electric Ind Co Ltd | 液晶表示装置およびその製造方法 |
| JP2001053283A (ja) | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| TW578028B (en) | 1999-12-16 | 2004-03-01 | Sharp Kk | Liquid crystal display and manufacturing method thereof |
| JP3810681B2 (ja) | 2001-12-20 | 2006-08-16 | シャープ株式会社 | 薄膜トランジスタ基板および液晶表示装置 |
| JP6155856B2 (ja) * | 2013-06-03 | 2017-07-05 | 住友化学株式会社 | 表示装置 |
-
1993
- 1993-01-13 JP JP364093A patent/JP3239504B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06208137A (ja) | 1994-07-26 |
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Legal Events
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R250 | Receipt of annual fees |
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|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071012 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081012 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091012 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091012 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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