JPS62124530A - 液晶表示素子 - Google Patents
液晶表示素子Info
- Publication number
- JPS62124530A JPS62124530A JP60266756A JP26675685A JPS62124530A JP S62124530 A JPS62124530 A JP S62124530A JP 60266756 A JP60266756 A JP 60266756A JP 26675685 A JP26675685 A JP 26675685A JP S62124530 A JPS62124530 A JP S62124530A
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- JP
- Japan
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- film
- electrode
- liquid crystal
- crystal display
- display element
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はアドレス素子を用いたマトリクス型液晶表示素
子に関し、さらに詳しくは、逆スタガー型の薄膜トラン
ジスタ（以下ｒＴＦＴＪと称する）をアドレス素子とし
て用いたマトリクス型液晶表示素子に関するものである
。
子に関し、さらに詳しくは、逆スタガー型の薄膜トラン
ジスタ（以下ｒＴＦＴＪと称する）をアドレス素子とし
て用いたマトリクス型液晶表示素子に関するものである
。
〈従来技術〉
逆スタガー型のＴＰＴをアドレス素子として用いたマト
リクス型液晶表示素子の構造の一例を第２図に示す。こ
の液晶表示素子のＴＰＴは、絶縁性基板ｌ上にゲート電
極２、ゲート絶縁膜３、アモルファス・シリコン膜（以
下ｒａ−５ｉｉＪと称する）４、ｎ＋ａ−５ｉ膜５１，
５゜、ソース電極６１及びドレイン電極６゜を順次積層
することにより形成され、その後、表示用絵素電極７、
パッシベーション膜８を積層することにより、液晶表示
素子が形成されている。ここで、表示用絵素電極７とし
て、酸化インジウムを主成分とする透明導電膜（以下ｒ
ｌＴｏ膜」と称する）を、パッシベーション膜８として
、プラズマＣＶＤにより形成されたＳｉＮｘ膜を、それ
ぞれ用いた場合には、以下に述べるような問題が生じる
。
リクス型液晶表示素子の構造の一例を第２図に示す。こ
の液晶表示素子のＴＰＴは、絶縁性基板ｌ上にゲート電
極２、ゲート絶縁膜３、アモルファス・シリコン膜（以
下ｒａ−５ｉｉＪと称する）４、ｎ＋ａ−５ｉ膜５１，
５゜、ソース電極６１及びドレイン電極６゜を順次積層
することにより形成され、その後、表示用絵素電極７、
パッシベーション膜８を積層することにより、液晶表示
素子が形成されている。ここで、表示用絵素電極７とし
て、酸化インジウムを主成分とする透明導電膜（以下ｒ
ｌＴｏ膜」と称する）を、パッシベーション膜８として
、プラズマＣＶＤにより形成されたＳｉＮｘ膜を、それ
ぞれ用いた場合には、以下に述べるような問題が生じる
。
すなわち、ＩＴＯ膜の上にパッシベーションＳｉＮｘ膜
を形成すると、ＳｉＮｘ膜内にＩｎが拡散し、ａ−５ｉ
膜のチャンネル上のパッシベーションＳｉＮｘ膜が変質
する。このため、パッシペーション膜形成前のＴＰＴの
オフ電流に比べ、パッシベーション膜形成後のＴＰＴの
オフ電流は約１桁増加する。ここで、チャンネル上のパ
ッシベーションＳｉＮｘ膜をエツチングにより除去する
と、ＴＦＴのオフ電流はパッシベーションＳｉＮｘ膜形
成前の値とほぼ等しくなる。
を形成すると、ＳｉＮｘ膜内にＩｎが拡散し、ａ−５ｉ
膜のチャンネル上のパッシベーションＳｉＮｘ膜が変質
する。このため、パッシペーション膜形成前のＴＰＴの
オフ電流に比べ、パッシベーション膜形成後のＴＰＴの
オフ電流は約１桁増加する。ここで、チャンネル上のパ
ッシベーションＳｉＮｘ膜をエツチングにより除去する
と、ＴＦＴのオフ電流はパッシベーションＳｉＮｘ膜形
成前の値とほぼ等しくなる。
ＴＰＴのオフ電流が増加すると、液晶を駆動するのに充
分なオン／オフ比が得られにくくなるだけでなく、クロ
ストークが発生し易くなるという不都合が生じる。
分なオン／オフ比が得られにくくなるだけでなく、クロ
ストークが発生し易くなるという不都合が生じる。
このようなＴＰＴのオフ特性の劣化を改善する方法とし
ては、第３図に示すように、ａ−５ｉ膜４を形成した後
にＳｉＮｘ膜９を積層し、コンタクト・ホールを形成し
ｆこ後、ｎ＋ａ−５ｉ膜５．．５２、ソース電極６１
及びドレイン電極６゜、表示用絵素電極（ＩＴＯ膜）７
、パッシベーション膜８を順次積層する方法があるが、
コンタクト・ホール形成の成膜及びホト・エツチング工
程が必要となり、プロセス上あまり好ましい方法ではな
い。
ては、第３図に示すように、ａ−５ｉ膜４を形成した後
にＳｉＮｘ膜９を積層し、コンタクト・ホールを形成し
ｆこ後、ｎ＋ａ−５ｉ膜５．．５２、ソース電極６１
及びドレイン電極６゜、表示用絵素電極（ＩＴＯ膜）７
、パッシベーション膜８を順次積層する方法があるが、
コンタクト・ホール形成の成膜及びホト・エツチング工
程が必要となり、プロセス上あまり好ましい方法ではな
い。
〈発明の目的〉
本発明は上記の点に鑑みてなされｆこものであり、良好
な特性を示す逆スタガー型のＴＰＴを形成し、このＴＰ
Ｔをアドレス素子として用いたマトリクス型液晶表示素
子を提供することを目的とする。
な特性を示す逆スタガー型のＴＰＴを形成し、このＴＰ
Ｔをアドレス素子として用いたマトリクス型液晶表示素
子を提供することを目的とする。
〈発明の構成〉
本発明の液晶表示素子は、絶縁性基板上にゲート電極を
形成し、その上に絶縁膜、半導体膜、ソース電極及びド
レイン電極を順次積層し１こ構造の薄膜トランジスタを
アドレス素子として用いると共に、該薄膜トランジスタ
及び表示用絵素電極上に窒化シリコン膜から成るパッシ
ベーション膜を形成し１こマトリクス型液晶表示素子に
於いて、上記表示用絵素電極として酸化亜鉛膜を用いる
ことを特徴とするものである。
形成し、その上に絶縁膜、半導体膜、ソース電極及びド
レイン電極を順次積層し１こ構造の薄膜トランジスタを
アドレス素子として用いると共に、該薄膜トランジスタ
及び表示用絵素電極上に窒化シリコン膜から成るパッシ
ベーション膜を形成し１こマトリクス型液晶表示素子に
於いて、上記表示用絵素電極として酸化亜鉛膜を用いる
ことを特徴とするものである。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明するＯ
第１図に、本発明に係るマ）ＩＪクス型液晶表示素子の
製造工程を示す。以下、図面を参照して、その製造工程
を順次説明する。
製造工程を示す。以下、図面を参照して、その製造工程
を順次説明する。
（ａ） ガラス基板等から成る絶縁性基板１１上にス
パッタリングによりＴａ、 Ｍｏ等から成る厚さ２００
ＯＡの金属薄膜を形成し、これをホト・エツチングによ
りパターン化してゲート電極１２を形成する。
パッタリングによりＴａ、 Ｍｏ等から成る厚さ２００
ＯＡの金属薄膜を形成し、これをホト・エツチングによ
りパターン化してゲート電極１２を形成する。
（ｂ） 次に、プラズマＣＶＤにより厚さ２００ＯＡ
のゲート絶縁膜（ＳｉＮｘ膜）１３を形成し、連続して
、厚さ＋５０ＯＡの半導体膜（ａ−５ｉ膜）を積層する
。この半導体膜をホト・エツチングによりパターン化し
て半導体膜（ａ−３ｉ膜）１４を形成する。
のゲート絶縁膜（ＳｉＮｘ膜）１３を形成し、連続して
、厚さ＋５０ＯＡの半導体膜（ａ−５ｉ膜）を積層する
。この半導体膜をホト・エツチングによりパターン化し
て半導体膜（ａ−３ｉ膜）１４を形成する。
（Ｃ） 次に、プラズマＣＶＤにより厚さ５００Ａの
半導体膜（ｎ＋ａ−５ｉ膜）を形成し、これをホト・エ
ツチングによりパターン化して半導体膜（ｎ＋ａ−５ｉ
膜）＋５．、＋５２を形成する。
半導体膜（ｎ＋ａ−５ｉ膜）を形成し、これをホト・エ
ツチングによりパターン化して半導体膜（ｎ＋ａ−５ｉ
膜）＋５．、＋５２を形成する。
（ｄ） 次に、スパッタリングにより、Ｍｏ ＋ Ｔ
ｉ＋ Ａｔ−５ｉ等から成る厚さ１０００〜２００Ｏ
Ａの金属薄膜を形成し、これをホト・エツチングにより
パターン化してソース電極１６を形成する。
ｉ＋ Ａｔ−５ｉ等から成る厚さ１０００〜２００Ｏ
Ａの金属薄膜を形成し、これをホト・エツチングにより
パターン化してソース電極１６を形成する。
（ｅ）次に、スパッタリング或いはイオン−ブレーティ
ングにより厚さ＋５ｏｏＡのＺｎＯから成る透明導電膜
を形成し、これをホト・エツチングによりパターン化し
てドレイン電極及び表示用絵素電極１７を形成する。
ングにより厚さ＋５ｏｏＡのＺｎＯから成る透明導電膜
を形成し、これをホト・エツチングによりパターン化し
てドレイン電極及び表示用絵素電極１７を形成する。
（ｆ） 次に、プラズマＣＶＤにより厚さ４０００Ａ
のパッシベーション膜（Ｓ ｉＮｘ膜）１８を形成する
０ 以上のようにして、ＴＦＴのドレイン電極及び表示用絵
素電極にＺｎＯから成る透明導電膜を用い１こマトリク
ス型液晶表示素子を得ることができる。
のパッシベーション膜（Ｓ ｉＮｘ膜）１８を形成する
０ 以上のようにして、ＴＦＴのドレイン電極及び表示用絵
素電極にＺｎＯから成る透明導電膜を用い１こマトリク
ス型液晶表示素子を得ることができる。
以上に説明したように、ＺｎＯから成る透明導電膜をＴ
ＰＴ（Ｗ＝＋５μｍ、Ｌ＝ＩＯμｍ）のドレイン電極及
び表示用絵素電極として用いることにより、ＳｉＮｘか
ら成るパッシベーション膜積層後にもオフ電流の増加し
ない（Ｖ、＝５Ｖ、Ｖｏ＝−５ＶでＩｏＦＦ＝１ＯＡ）
、良好なスイッチング特性（ＩｏＮ／／ＩｏＦＦ＝１０
６）を示すＴＰＴをアドレス素子として用いたマトリク
ス型液晶表示素子を得ることができた。
ＰＴ（Ｗ＝＋５μｍ、Ｌ＝ＩＯμｍ）のドレイン電極及
び表示用絵素電極として用いることにより、ＳｉＮｘか
ら成るパッシベーション膜積層後にもオフ電流の増加し
ない（Ｖ、＝５Ｖ、Ｖｏ＝−５ＶでＩｏＦＦ＝１ＯＡ）
、良好なスイッチング特性（ＩｏＮ／／ＩｏＦＦ＝１０
６）を示すＴＰＴをアドレス素子として用いたマトリク
ス型液晶表示素子を得ることができた。
上記実施例に於いては、ＴＦＴのドレイン電極及び表示
用絵素電極をＺｎＯから成る透明導電膜により形成する
構成としているが、表示用絵素電極のみをＺｎＯから成
る透明導電膜により形成し、ドレイン電極はソース電極
と同一の形成材料、すなわち、Ｍｏ、Ｔｉ、Ａｔ−３ｔ
等により形成する構成としてもよい。
用絵素電極をＺｎＯから成る透明導電膜により形成する
構成としているが、表示用絵素電極のみをＺｎＯから成
る透明導電膜により形成し、ドレイン電極はソース電極
と同一の形成材料、すなわち、Ｍｏ、Ｔｉ、Ａｔ−３ｔ
等により形成する構成としてもよい。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、良好なス
イッチング特性を示すＴＰＴをアドレス素子として持つ
液晶表示素子を得ることができるものである。
イッチング特性を示すＴＰＴをアドレス素子として持つ
液晶表示素子を得ることができるものである。
第１図（ａ）乃至（ｆ）は本発明に係るマトリクス型液
晶表示素子の製造工程を示す断面図、第２図は逆スタガ
ー型のＴＰＴをアドレス素子として用いたマトリクス型
液晶表示素子の構造の一例を示す断面図、第３図は従来
のマ） ＩＪクス型液晶表示素子の構造を示す断面図で
ある。 、７符号の説明 １、 二１」１：絶縁性基板、１２：ゲート電極、１３二１馳
１５ ゲート絶縁膜（ＳｉＮｘ膜）、＋４：半導体膜（ａ−５
ｉ膜）、＋５．、＋５゜：半導体膜（ｎ＋ａ−Ｓｉ膜）
。 ＋６：ソース電極、１７：ドレイン電極及び表示用絵素
電極、１８：パッシベーション膜（ＳｉＮｘ膜）０ 代理人 弁理士 福 士 愛 彦 （他２名）婉 ζ
晶表示素子の製造工程を示す断面図、第２図は逆スタガ
ー型のＴＰＴをアドレス素子として用いたマトリクス型
液晶表示素子の構造の一例を示す断面図、第３図は従来
のマ） ＩＪクス型液晶表示素子の構造を示す断面図で
ある。 、７符号の説明 １、 二１」１：絶縁性基板、１２：ゲート電極、１３二１馳
１５ ゲート絶縁膜（ＳｉＮｘ膜）、＋４：半導体膜（ａ−５
ｉ膜）、＋５．、＋５゜：半導体膜（ｎ＋ａ−Ｓｉ膜）
。 ＋６：ソース電極、１７：ドレイン電極及び表示用絵素
電極、１８：パッシベーション膜（ＳｉＮｘ膜）０ 代理人 弁理士 福 士 愛 彦 （他２名）婉 ζ
Claims (1)
- １、絶縁性基板上にゲート電極を形成し、その上に絶縁
膜、半導体膜、ソース電極及びドレイン電極を順次積層
した構造の薄膜トランジスタをアドレス素子として用い
ると共に、該薄膜トランジスタ及び表示用絵素電極上に
窒化シリコン膜から成るパッシベーション膜を形成した
マトリクス型液晶表示素子に於て、酸化亜鉛膜から成る
表示用絵素電極を設けたことを特徴とする液晶表示素子
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266756A JPS62124530A (ja) | 1985-11-25 | 1985-11-25 | 液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266756A JPS62124530A (ja) | 1985-11-25 | 1985-11-25 | 液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62124530A true JPS62124530A (ja) | 1987-06-05 |
Family
ID=17435268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60266756A Pending JPS62124530A (ja) | 1985-11-25 | 1985-11-25 | 液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62124530A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02271321A (ja) * | 1989-04-12 | 1990-11-06 | Ricoh Co Ltd | 液晶表示装置 |
| US5146301A (en) * | 1987-10-15 | 1992-09-08 | Sharp Kabushiki Kaisha | Terminal electrode structure of a liquid crystal panel display |
| KR20000021350A (ko) * | 1998-09-28 | 2000-04-25 | 김영환 | 액정 표시 소자의 제조방법 |
| US7547916B2 (en) | 1992-12-09 | 2009-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
-
1985
- 1985-11-25 JP JP60266756A patent/JPS62124530A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146301A (en) * | 1987-10-15 | 1992-09-08 | Sharp Kabushiki Kaisha | Terminal electrode structure of a liquid crystal panel display |
| JPH02271321A (ja) * | 1989-04-12 | 1990-11-06 | Ricoh Co Ltd | 液晶表示装置 |
| US7547916B2 (en) | 1992-12-09 | 2009-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7897972B2 (en) | 1992-12-09 | 2011-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US8294152B2 (en) | 1992-12-09 | 2012-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit including pixel electrode comprising conductive film |
| KR20000021350A (ko) * | 1998-09-28 | 2000-04-25 | 김영환 | 액정 표시 소자의 제조방법 |
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