JP2674516B2 - アクティブマトリクス基板およびその製造方法 - Google Patents
アクティブマトリクス基板およびその製造方法Info
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Description
て用いられる、チャネル保護型薄膜トランジスタを有す
るアクティブマトリクス基板およびその製造方法に関
し、特に製造工程を簡略化できる薄膜トランジスタの構
造およびその製造方法に関するものである。
に用いられる薄膜トランジスタにはチャネル保護型とチ
ャネルエッチ型とがある。チャネル保護型トランジスタ
の従来の製造方法は、図5に示すように、まず透明ガラ
ス基板1上にCr、Mo、Wなどからなる第1金属膜3
を被着しこれをパターニングしてゲート電極4を形成す
る[図5(a)]。次に、SiNX などからなるゲート
絶縁膜6、ノンドープa−Si(アモルファスシリコ
ン)膜7、およびSiNX などからなるチャネル保護膜
8をプラズマCVD法により連続的に成長させ、チャネ
ル保護膜8を所定形状にパターニングする[図5
(b)]。
a−Si膜10を成膜した後、ノンドープa−Si膜7
をアイランド状にパターニングする[図5(c)]。次
に、ゲート絶縁膜6をパターニングして第1金属膜3か
らなる周辺コンタクト部9上のゲート絶縁膜6のみを選
択的に除去する[図5(d)]。次に、Cr、Mo、W
などからなる第2金属膜11を被着し、これをパターニ
ングしてドレイン電極12、ソース電極13を形成し、
その後、ドレイン電極、ソース電極をマスクにチャネル
部上のn+ 型a−Si膜10をエッチング除去する[図
5(e)]。
透明導電膜2を被着しこれをパターニングしてピクセル
電極5を形成する[図5(f)]。最後に、SiNX な
どの絶縁膜を成長させ、ピクセル電極上などの部分を除
去するパターニングを行ってパッシベーション膜15を
形成し[図5(g)]、チャネル保護型薄膜トランジス
タの製作が完了する。
ランジスタの製造方法では、パターニング工程が図5
(a)から図5(g)に対応して、.ゲート電極形成
用のフォトレジスト工程(以下、PRと記す)、.チ
ャネル保護膜用PR、.アイランド形成用PR、.
コンタクトホール形成用PR、.ドレイン電極形成用
PR、.ピクセル電極形成用PR、.パッシベーシ
ョン膜用PRの7回である。
の製造方法は、図6に示すように、透明ガラス基板1上
に第1金属膜3からなるゲート電極4を形成した[図6
(a)]後、ゲート絶縁膜6、ノンドープa−Si膜
7、n+ 型a−Si膜10をCVD法により連続して成
膜し、ノンドープa−Si膜7およびn+ 型a−Si膜
10をアイランド状にパターニングする[図6
(b)]。
ち第1金属膜3の周辺コンタクト部9上のゲート絶縁膜
を除去する[図6(c)] その後、第2金属膜11を被着しこれをパターニングし
て、ドレイン電極12、ソース電極13を形成し、次い
で、ドレイン電極12、ソース電極13をマスクにチャ
ネル部のn+ 型a−Si膜10をエッチングする[図6
(d)]。さらに、透明導電膜2をパターニングしてピ
クセル電極5を形成し[図6(e)]、最後に、パッシ
ベーション膜15を形成して、チャネルエッチ型の薄膜
トランジスタの製作が完了する[図6(f)]。
タでは、チャネル保護膜用PR工程がないのでパターニ
ング工程は6回と短くなっている。しかし、この方式の
トランジスタでは、チャネル部のn+ 型a−Si膜10
をエッチングする際、チャネル保護型薄膜トランジスタ
の場合のようにチャネル保護膜(図5中8)がないた
め、ノンドープa−Si膜7の表面(バック界面)18
が彫り込まれてしまうことになり、このためノンドープ
半導体層を厚く形成しておく必要がある。その結果、リ
ーク電流が増加してオン/オフ電流比が低下したり、光
誘起電流が大きくなるなどの問題が起こり、特性上チャ
ネル保護型トランジスタに比べ劣ったものとなってい
る。
方がチャネルエッチ型薄膜トランジスタに比べ、n+ 型
a−Si膜のエッチング工程での制御が容易で特性面で
も優れているものの、反面前述のようにパターニング工
程が多く、歩留りが低下し製造コストが高くなるという
問題がある。
らの点を解決するため、特開平4−269837号公報
において、図7に示すような第1の先行技術が開示され
ている。この先行技術はチャネル保護膜8のパターニン
グをゲート電極4をマスクとする裏面露光を利用して行
い、これによりチャネル保護膜8パターニング用のマス
クを削減するものである。以下に、特開平4−2698
37号公報にて開示された方法について説明する。
し、これをパターニングしてゲート電極4を形成する。
その後、ゲート絶縁膜6、ノンドープa−Si膜7、チ
ャネル保護膜8をプラズマCVD法などにより連続して
成膜したのち、チャネル保護膜8上にポジ型のフォトレ
ジスト膜16bを塗布し、ゲート電極4をマスクとして
ガラス基板1の背面から矢印のように裏面露光を行う
[図7(a)]。フォトレジスト膜16bの露光された
部分を溶解除去[図7(b)]した後、その不溶解部分
をマスクとしてチャネル保護膜8のエッチングを行い、
図7(c)に示すようにパターン化されたチャネル保護
膜8を得る。
ル保護膜8の上方よりP+ (リンイオン)の注入を行
い、ノンドープa−Si膜7の一部を低抵抗化してコン
タクト層7aを形成する。その後は従来方法と同様に、
アイランド形成用PR、コンタクトホール形成用PR、
ドレイン電極形成用PR、ピクセル電極形成用PR、パ
ッシベーション膜用PRの各工程を経て、チャネル保護
型薄膜トランジスタを形成する。
チャネル保護型トランジスタに関する第2の先行技術が
開示されている。この先行技術は、チャネル保護膜のパ
ターニングをゲート電極をマスクとした裏面露光により
行い、さらに透明導電膜などからなるドレイン、ソース
電極のパターニングを、イメージリバーサルフォトレジ
ストの、ゲート電極をマスクとする裏面露光を利用して
行い、これによりマスク数を削減するものである。以下
に、特開平4−75350号公報にて開示された方法に
ついて図8を用いて説明する。
しこれをパターニングしてゲート電極4を形成する[図
8(a)]。次に、SiNX などからなるゲート絶縁膜
6、ノンドープa−Si膜7、さらにSiNX などから
なるチャネル保護膜8をプラズマCVD法により連続的
に成長させ、ゲート電極4を利用した裏面露光によりチ
ャネル保護膜8のパターニングを行う[図8(b)]。
らにITOなどの透明導電膜2を堆積する。続いてイメ
ージリバーサルフォトレジスト19を塗布し、ソース電
極13とドレイン電極12の外形形状を規定するため、
フォトマスクを用いた通常の露光・現像を行う。次に、
ゲート電極4をマスクとして裏面露光を行い、イメージ
リバーサルフォトレジスト19のリバーサルベーク現像
により図8(c)に示すフォトレジストパターンを得
る。それをマスクに透明導電膜2、n+ 型a−Si膜1
0およびノンドープa−Si膜7のパターニングを行
い、ドレイン電極12、ソース電極13を形成するとと
もにa−Si膜7のアイランド化を行う。
.ゲート電極形成用PR、.チャネル保護膜用P
R、.ドレイン電極形成用PR、.ピクセル電極形
成用PRの4工程であるが、実際にはゲート電極電位の
取り出しのためにゲート絶縁膜を除去するコンタクトホ
ール形成用PRと、ITO層だけでデータ線を形成する
ことは抵抗が高くなりすぎるためデータ線形成用のPR
が別途必要であり、そのため実際には6工程、さらにパ
ッシベーション工程を行うのであれば7工程が必要とな
る。
チャネル保護型薄膜トランジスタの製造方法では、上述
したように7PR工程が必要となり、チャネルエッチ型
薄膜トランジスタに比べ工程が複雑で工程数が多くなる
ため、歩留りが低下し、製造コストが高くなるという問
題点があった。
平4−269837号公報)の方法では、チャネル保護
膜8の形成にゲート電極4をマスクとする裏面露光を利
用しているため、パターニング用マスクは6枚となるが
パターニング工程数自体は7工程と実質的な工程数削減
にはなっておらず、さらに、イオン注入という工程が増
えるので、パターニング工程が多いことに伴う歩留り低
下の問題は解決されていない。
(特開平4−75350号公報)の方法においても同様
であり、さらにイメージリバーサルフォトレジストを使
用した、通常のフォトマスクによる露光と裏面露光との
併用という工程上の複雑さも加わるため、高歩留りでの
製造は困難となる。本願発明は、この点に鑑みてなされ
たものであって、その目的は、以上の従来技術の課題を
解決し、真に露光工程数を少なくすることができ、そし
て製造コストが低くかつ高歩留りで製造することのでき
るアクティブマトリクス基板とその製造方法を提供する
ことにある。
め、本発明によれば、透明基板上にゲート電極とピクセ
ル電極とが形成され、前記ゲート電極上にゲート絶縁膜
を介してアイランド状に高抵抗半導体層が形成され、前
記高抵抗半導体層上および前記ゲート絶縁膜上に前記高
抵抗半導体層上のドレイン引き出し領域上およびソース
引き出し領域上に開口を有するチャネル保護膜が形成さ
れ、前記高抵抗半導体層上より前記開口を介して、低抵
抗半導体層と金属膜の複合膜からなるドレイン電極およ
びソース電極が引き出され、前記ソース電極が前記複合
膜により前記ピクセル電極と接続されたものであって、
前記ゲート絶縁膜は前記高抵抗半導体層の形成された領
域を除いて前記チャネル保護膜と同一形状にパターニン
グされていることを特徴とするアクティブマトリクス基
板、が提供される。
成長させる工程と、 (3)前記高抵抗半導体層をパターニングする工程と、 (4)全面にチャネル保護膜を形成する工程と、 (5)前記チャネル保護膜および前記ゲート絶縁膜を同
時にパターニングして、前記高抵抗半導体層のドレイン
引き出し領域およびソース引き出し領域を露出させると
共に前記透明基板上の電極取り出し部を露出させる工程
と、 (6)全面に低抵抗半導体層と金属膜とからなる複合膜
を被着する工程と、 (7)前記複合膜をパターニングして前記ドレイン引き
出し領域から引き出されるドレイン電極と前記ソース引
き出し領域から引き出されてピクセル電極に接続される
ソース電極とを形成する工程と、を含むことを特徴とす
るアクティブマトリクス基板の製造方法、が提供され
る。
のように構成されているため、.ゲート電極形成用P
R、.アイランド形成用PR、.チャネル保護膜用
PR、.ドレイン電極形成用PR、.パッシベーシ
ョン膜用PR、の5つのPR工程で、あるいは.ゲー
ト電極形成用PR、.ピクセル電極形成用PR、.
アイランド形成用露光工程、.チャネル保護膜用P
R、.ドレイン電極形成用PR、.パッシベーショ
ン膜用PR、の6つのPR工程で、チャネル保護型薄膜
トランジスタを形成することができるので、従来の製造
方法に比べ、簡略化された製造方法を提供することがで
きる。
て説明する。 [第1の実施例]図1、図2を参照して本発明の第1の
実施例の製造方法について説明する。まず、透明ガラス
基板1上にスパッタ法などにより酸化インジウム錫(I
TO)などの透明導電膜2を100〜500Åの厚さ
に、Cr、Mo、W、Taなどからなる第1金属膜3を
1000〜3000Åの厚さに連続的に堆積させ、フォ
トリソグラフィ法を用いてパターニングして、画素領域
にゲート電極4、ピクセル電極5を形成するとともに基
板周辺部に周辺コンタクト部9[図1(c)参照]を形
成する[図1(a)]。
x などからなるゲート絶縁膜6を2000〜4000Å
の厚さに、ノンドープa−Si膜7を100〜1000
Åの厚さに連続的に成膜し、フォトリソグラフィ法によ
りノンドープa−Si膜7をアイランド状にパターニン
グする[図1(b)]。次に、プラズマCVD法により
SiNX 、SiOX などからなるチャネル保護膜8を膜
厚1000〜3000Åに堆積し、フォトリソグラフィ
法によりノンドープa−Si膜7のドレイン取り出し領
域上およびソース取り出し領域上のチャネル保護膜8を
選択的に除去する。この工程において同時にピクセル電
極5上および周辺コンタクト部9上のゲート絶縁膜6を
除去する[図1(c)]。
a−Si膜10を、さらにスパッタ法などによりCr、
Mo、W、Taなどからなる第2金属膜11を1000
〜3000Åの厚さに成膜し、この2層膜をフォトリソ
グラフィ法によりパターニングしてドレイン電極12、
ソース電極13および周辺コンタクト部9に接続される
上層配線14を形成する。この工程においてピクセル電
極5上の第1金属膜3が除去されるので、ピクセル電極
5は透明導電膜2のみで形成されるようになる[図2
(a)]。次に、プラズマCVD法によりSiNX 、S
iOX などからなるパッシベーション膜15を成膜し、
フォトリソグラフィ法などによりパターニングする[図
2(b)]。
1(a)〜図2(b)に従って、.ゲート電極形成用
PR、.アイランド形成用PR、.チャネル保護膜
用PR、.ドレイン電極形成用PR、.パッシベー
ション膜用PR、の5枚となり、また必要なPRも5工
程となる。
して本発明の第2の実施例の製造方法について説明す
る。まず、透明ガラス基板1上にCr、Mo、W、Ta
などの金属材料をスパッタして第1金属膜3を形成し、
これをフォトリソグラフィ法によりパターニングしてゲ
ート電極4を形成するとともに基板周辺部に周辺コンタ
クト部9[図4(a)参照]を形成する[図3
(a)]。
ッタして透明導電膜2を形成し同様にこれをパターニン
グしてピクセル電極5を形成する[図3(b)]。次
に、SiNX 、SiOX などからなるゲート絶縁膜6
と、ノンドープa−Si膜7を連続して成膜する。続い
てノンドープa−Si膜7上にフォトレジスト膜16a
を塗布してゲート電極4をマスクとして透明ガラス基板
1の背面から裏面露光する。露光は、透明ガラス基板
1、ピクセル電極5、ゲート絶縁膜6、ノンドープa−
Si膜7を透過するように光量を多くして行う必要があ
る[図3(c)]。
ォトレジスト膜16aをパターニングした後、続いてた
とえばドライエッチング法などによりノンドープa−S
i膜7をパターニングする[図3(d)]。次に、第1
の実施例の場合と同様に、チャネル保護膜8を成膜し、
フォトリソグラフィ法などを用いてチャネル保護膜8を
パターニングすると同時にピクセル電極5上および周辺
コンタクト部9上のゲート絶縁膜6を除去する[図4
(a)]。
W、Moなどからなる第2金属膜11を成膜し、これを
パターニングしてドレイン電極12、ソース電極13を
形成するとともに周辺コンタクト部9に接続される上層
配線14を形成する[図4(b)]。このとき、アイラ
ンドPR工程で裏面露光を用いたことによりゲート配線
上に残った不要なノンドープa−Si膜7は、その上部
のチャネル保護膜8をチャネル保護膜PR[図4
(a)]で除去しておくことにより同時に除去すること
ができる。
X 、SiOX などからなるパッシベーション膜15を成
膜し、さらにその上にCrなどの金属材料またはカーボ
ンや有機顔料などを分散した樹脂層をからなる遮光膜1
7を成膜し、続いてフォトリソグラフィ法などによりパ
ターニングする[図4(c)]。
工程は、.ゲート電極形成用PR、.アイランド形
成用PR、.ピクセル電極形成用PR、.チャネル
保護膜用PR、.ドレイン電極形成用PR、.パッ
シベーション膜用PR、の6工程であり、必要なマスク
はアイランドPRでゲート電極を利用した裏面露光で行
っているため5枚となる。この実施例ではピクセル電極
5をゲート電極4を形成した直後の工程において形成し
ているが、もちろんピクセル電極形成用PRをドレイン
電極形成用PRの前後などの別工程で行ってもよい。
ティブマトリクス基板は、ゲート電極上にゲート絶縁膜
を介して高抵抗半導体層が形成され、該高抵抗半導体層
から該半導体層上を覆うチャネル保護膜に形成された開
口を介して低抵抗半導体層と金属膜との複合膜からなる
ドレイン電極とソース電極とが引き出された薄膜トラン
ジスタを有するものであるので、本発明によれば、特性
の優れたチャネル保護型薄膜トランジスタを有するアク
ティブマトリクス基板を少ないマスク数と少ないフォト
レジスト工程とにより形成することができるようにな
り、その結果、特性の優れた製品を高歩留りでかつ低製
造コストで製造することが可能となる。
ための工程順断面図の一部。
製造方法を説明するための工程順断面図の一部。
ための工程順断面図の一部。
製造方法を説明するための工程順断面図の一部。
クティブマトリクス基板の従来の製造方法を説明するた
めの工程順断面図。
アクティブマトリクス基板の従来の製造方法を説明する
ための工程順断面図。
クティブマトリクス基板の、第1の先行技術による製造
方法を説明するための工程順断面図。
クティブマトリクス基板の、第2の先行技術による製造
方法を説明するための工程順断面図。
Claims (6)
- 【請求項1】 透明基板上にゲート電極とピクセル電極
とが形成され、前記ゲート電極上にゲート絶縁膜を介し
てアイランド状に高抵抗半導体層が形成され、前記高抵
抗半導体層上および前記ゲート絶縁膜上に前記高抵抗半
導体層上のドレイン引き出し領域上およびソース引き出
し領域上に開口を有するチャネル保護膜が形成され、前
記高抵抗半導体層上より前記開口を介して、低抵抗半導
体層と金属膜の複合膜からなるドレイン電極およびソー
ス電極が引き出され、前記ソース電極が前記複合膜によ
り前記ピクセル電極と接続されたものであって、前記ゲ
ート絶縁膜は前記高抵抗半導体層の形成された領域を除
いて前記チャネル保護膜と同一形状にパターニングされ
ていることを特徴とするアクティブマトリクス基板。 - 【請求項2】 前記ゲート電極が透明導電膜と金属膜と
の複合膜によって構成されていることを特徴とする請求
項1記載のアクティブマトリクス基板。 - 【請求項3】 前記ドレイン電極上および前記ソース電
極上に前記ピクセル電極上に開口を有するパッシベーシ
ョン膜またはパッシベーション膜および遮光膜が形成さ
れていることを特徴とする請求項1記載のアクティブマ
トリクス基板。 - 【請求項4】 (1)透明基板上にゲート電極を形成す
る工程と、 (2)全面にゲート絶縁膜と高抵抗半導体層を連続して
成長させる工程と、 (3)前記高抵抗半導体層をパターニングする工程と、 (4)全面にチャネル保護膜を形成する工程と、 (5)前記チャネル保護膜および前記ゲート絶縁膜を同
時にパターニングして、前記高抵抗半導体層のドレイン
引き出し領域およびソース引き出し領域を露出させると
共に前記透明基板上の電極取り出し部を露出させる工程
と、 (6)全面に低抵抗半導体層と金属膜とからなる複合膜
を被着する工程と、 (7)前記複合膜をパターニングして前記ドレイン引き
出し領域から引き出されるドレイン電極と前記ソース引
き出し領域から引き出されてピクセル電極に接続される
ソース電極とを形成する工程と、 を有することを特徴とするアクティブマトリクス基板の
製造方法。 - 【請求項5】 (1)透明ガラス基板上に透明導電膜と
第1金属膜とを形成する工程と、 (2)前記第1金属膜および前記透明導電膜をパターニ
ングしてゲート電極とピクセル電極とを形成する工程
と、 (3)全面にゲート絶縁膜と高抵抗半導体層とを連続し
て成長させる工程と、 (4)前記高抵抗半導体層をパターニングして前記ゲー
ト電極上にアイランド状の高抵抗半導体層を形成する工
程と、 (5)全面にチャネル保護膜を形成する工程と、 (6)前記高抵抗半導体層のドレイン引き出し領域上お
よびソース引き出し領域上の前記チャネル保護膜を選択
的にエッチング除去するとともに前記ピクセル電極上の
前記チャネル保護膜および前記ゲート絶縁膜を選択的に
エッチング除去する工程と、 (7)全面に低抵抗半導体層と第2金属膜とからなる複
合膜を被着する工程と、 (8)前記複合膜をパターニングして前記ドレイン引き
出し領域から引き出されるドレイン電極と前記ソース引
き出し領域から引き出されて前記ピクセル電極に接続さ
れるソース電極とを形成するとともに前記ピクセル電極
上の前記第1金属膜をエッチング除去する工程と、を有
することを特徴とするアクティブマトリクス基板の製造
方法。 - 【請求項6】 (1)透明基板上に第1金属膜からなる
ゲート電極を形成する工程と、 (2)全面にゲート絶縁膜と高抵抗半導体層を連続して
成長させる工程と、 (3)基板裏面からの露光を利用したフォトリソグラフ
ィ法により前記高抵抗半導体層をパターニングする工程
と、 (4)全面にチャネル保護膜を形成する工程と、 (5)前記チャネル保護膜および前記ゲート絶縁膜を同
時にパターニングして、前記高抵抗半導体層のドレイン
引き出し領域とソース引き出し領域の表面および前記高
抵抗半導体層の不要な部分の表面を露出させると共に前
記透明基板上の電極取り出し部を露出させる工程と、 (5)前記チャネル保護膜を選択的にエッチングして前
記高抵抗半導体層のドレイン引き出し領域とソース引き
出し領域の表面および前記高抵抗半導体層の不要な部分
の表面を露出させる工程と、 (6)全面に低抵抗半導体層と第2金属膜とからなる複
合膜を被着する工程と、 (7)前記複合膜をパターニングして前記ドレイン引き
出し領域から引き出されるドレイン電極と前記ソース引
き出し領域から引き出されてピクセル電極に接続される
ソース電極とを形成するとともに前記高抵抗半導体層の
前記不要な部分をエッチング除去する工程と、 を有することを特徴とするアクティブマトリクス基板の
製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19018994A JP2674516B2 (ja) | 1994-07-21 | 1994-07-21 | アクティブマトリクス基板およびその製造方法 |
TW84107300A TW270231B (ja) | 1994-07-21 | 1995-07-14 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP19018994A JP2674516B2 (ja) | 1994-07-21 | 1994-07-21 | アクティブマトリクス基板およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0836192A JPH0836192A (ja) | 1996-02-06 |
JP2674516B2 true JP2674516B2 (ja) | 1997-11-12 |
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ID=16253938
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