JP2706392B2 - Level shift circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は差動論理回路、とくに低
電力ソース結合電界効果トランジスタ論理回路（以下、
ＬＳＣＦＬという）などに使われているレベルシフト回
路に関する。さらに詳しくは、レベルシフト電圧を低く
し、回路全体の電源電圧の低減を図って３段以上のＤＣ
レベルを出力できるレベルシフト回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential logic circuit, in particular, a low-power source-coupled field-effect transistor logic circuit (hereinafter referred to as a logic circuit).
LSCFL). More specifically, by lowering the level shift voltage and reducing the power supply voltage of the entire circuit, three or more stages of DC
The present invention relates to a level shift circuit that can output a level.
【０００２】[0002]
【従来の技術】ＬＳＣＦＬは縦続ゲート技術を利用で
き、高速で、低電力消費のため、多くの回路に用いられ
ている。その従来の回路図を図３に示す。2. Description of the Related Art LSCFLs utilize cascaded gate technology and are used in many circuits because of their high speed and low power consumption. The conventional circuit diagram is shown in FIG.
【０００３】図３において、Ｐは電界効果トランジスタ
（以下、ＦＥＴという）Ｑ11〜Ｑ16からなる差動論理回
路を、３段縦続接続して形成した、差動論理回路部分で
ある。Ｓはレベルシフト回路部分で、この回路では差動
論理回路部分Ｐの出力段にそれぞれゲートが接続され、
ドレインが電源端子Ｖs に接続されたＦＥＴ、Ｑ17、Ｑ
18のソースにそれぞれダイオードＤ11〜Ｄ13およびＤ14
〜Ｄ16がそれぞれ直列に接続されて定電流を発生させる
ＦＥＴ、Ｑ20、Ｑ21を介してそれぞれ接地されている。In FIG. 3, P is a differential logic circuit portion formed by cascading three stages of differential logic circuits comprising field effect transistors (hereinafter referred to as FETs) Q 11 to Q 16 . S is a level shift circuit portion, in which gates are connected to output stages of the differential logic circuit portion P, respectively.
FET having a drain connected to the power supply terminal V s, Q 17, Q
The diodes D 11 to D 13 and D 14
The FET to D 16 generates the connection has been a constant current in series, are grounded through Q 20, Q 21.
【０００４】この回路で、差動論理回路部分Ｐで形成さ
れた論理信号を、レベルシフト回路部分Ｓで負荷駆動能
力を上げるとともに、各ダイオードＤ11〜Ｄ16の端子に
接続した出力端子Ｏ1 〜Ｏ6 からレベルシフトした出力
信号を、後段の図示しない回路に送り、全体として論理
回路を構成している。このばあい、３段のＤＣレベルを
とり出すのに、ダイオードを各々２個直列に接続して、
ダイオードＤ11、Ｄ14の前段のＡ、Ｂから一つのレベル
をとり出そうとすることも考えられるが、Ａ、ＢのＤＣ
レベルはＦＥＴ、Ｑ17およびＱ18のゲート電極とほとん
ど同じ電位となり、ＦＥＴの電圧電流特性上、三極管の
立ち上がり部分に相当し、不安定な状態で、安定した働
きをさせるようなＤＣレベルをうるのは難しい。In this circuit, the logic signal formed in the differential logic circuit portion P is used to increase the load driving capability in the level shift circuit portion S and output terminals O 1 connected to the terminals of the diodes D 11 to D 16. an output signal level-shifted from ~ O 6, sent to the circuit (not shown) in the subsequent stage, and a logic circuit as a whole. In this case, two diodes are connected in series to take out three stages of DC levels.
It is conceivable to take out one level from A and B before the diodes D 11 and D 14.
Levels become almost the same potential as the gate electrode of the FET, Q 17 and Q 18, the voltage-current characteristics of the FET, corresponds to a rising portion of the triode, in an unstable state, sell DC level that is stable work Difficult.
【０００５】また、この回路を低電源電圧で動作させる
ため、電源電圧を支配しているレベルシフト回路部分Ｓ
のシリーズ電圧を低下させる回路が文献、レベルシフト
サーキッツ フォア ガリウムヒ素 ロウ パワー ソ
ース カップルドエフイーティー ロジック(Level Shi
ft Circuits for GaAs Low Power Source Coupled FET
Logic)（ザ トランザクションズ オブ ジ アイ イ
ー アイ シーイー(The Transactions of the IEICE)
第70巻第４号、1987年４月、224 〜226 頁）に紹介され
ている。すなわち、この回路は図４に示すように、レベ
ルシフト回路部分Ｓを、図３のダイオードに代えてＦＥ
Ｔ、Ｑ31〜Ｑ34をそのゲートとドレインを短絡して直列
に接続することにより、レベルシフト段を構成してい
る。その結果、従来はダイオードの立ち上がり部分を使
用して、１個のダイオードの両端電圧に0.7 Ｖ位が不可
欠であったのに対し、このＦＥＴを使用することにより
0.4 Ｖ位で同じ電流がえられ、全体として1.8 Ｖ、30％
の電源電圧の低下を図っている。In order to operate this circuit at a low power supply voltage, a level shift circuit portion S which controls the power supply voltage is used.
The circuit that reduces the series voltage of the literature is Level Shift Circuits for Gallium Arsenide Low Power Source Coupled Ft Logic (Level Shi
ft Circuits for GaAs Low Power Source Coupled FET
Logic) (The Transactions of the IEICE)
Vol. 70, No. 4, April 1987, pp. 224-226). That is, in this circuit, as shown in FIG. 4, the level shift circuit portion S is replaced with the diode of FIG.
By connecting T and Q 31 to Q 34 in series with their gates and drains short-circuited, a level shift stage is formed. As a result, while using the rising portion of a diode in the past, 0.7 V was indispensable for the voltage between both ends of one diode, the use of this FET
The same current is obtained at about 0.4 V, and as a whole 1.8 V, 30%
Of the power supply voltage.
【０００６】[0006]
【発明が解決しようとする課題】従来のこの差動論理回
路は、消費電力が大きい反面、素子特性のバラツキに強
い回路として種々の回路に利用されるが、最近の電子機
器の小型化および軽量化に伴い、これらの回路も低い電
源電圧で動作することが要求されている。この点から従
来のレベルシフト回路にダイオードを使用した回路で
は、動作速度を犠牲にしないで、ダイオードの立ち上が
り部分の電圧0.7 Ｖを下げることができず、ダイオード
を直列につなぐことから他の回路を低い電源電圧で動作
するように構成しても、全体として電源電圧を低くする
ことができない。Although this conventional differential logic circuit consumes a large amount of power, it is used in various circuits as a circuit that is resistant to variations in element characteristics. Accordingly, these circuits are required to operate at a low power supply voltage. From this point, in the circuit using the diode in the conventional level shift circuit, the voltage of 0.7 V at the rising part of the diode cannot be reduced without sacrificing the operation speed, and other circuits are connected because the diode is connected in series. Even if it is configured to operate with a low power supply voltage, the power supply voltage cannot be lowered as a whole.
【０００７】一方、レベルシフト回路のダイオードの代
りに前述のゲートとドレインを短絡したＦＥＴを使用し
た回路では、電源電圧を大幅に低下させることをできる
が、このＦＥＴの動作は３極管領域の動作を利用してい
るので、電圧と電流の関係が安定状態になっておらず、
しきい値電圧Ｖthや電流増幅率などの素子特性のバラツ
キにより電圧電流の関係に変動が生じる。その結果、定
電流を流してレベルシフトされた各段での出力であるレ
ベルシフト量に大きなバラツキが生じ、コントロールが
非常に難しいという問題がある。On the other hand, in a circuit using the FET in which the gate and the drain are short-circuited instead of the diode of the level shift circuit, the power supply voltage can be greatly reduced. Since the operation is used, the relationship between voltage and current is not in a stable state,
The relationship between the voltage and the current fluctuates due to variations in element characteristics such as the threshold voltage Vth and the current amplification factor. As a result, there is a large variation in the level shift amount, which is the output of each stage that has been level-shifted by flowing a constant current, and there is a problem that control is very difficult.
【０００８】本発明はこのような状況に鑑みなされたも
ので、安定したレベルシフト量がえられ、かつ低い電源
電圧で動作するレベルシフト回路を提供することを目的
とする。The present invention has been made in view of such circumstances, and has as its object to provide a level shift circuit which can obtain a stable level shift amount and operates at a low power supply voltage.
【０００９】[0009]
【課題を解決するための手段】本発明によるレベルシフ
ト回路は、電源端子と接地間に接続され、参照電圧に比
べて入力電圧の高低で電流の切替をする差動論理回路の
出力段に、電界効果トランジスタのソースフォロアで接
続されて複数段のＤＣレベル信号を発生させるレベルシ
フト回路であって、少なくとも各々１個のダイオードと
抵抗を含む素子が直列に接続された第１の回路と、少な
くとも２個のダイオードを含む素子が直列に接続された
第２の回路とが、前記電界効果トランジスタのソースと
前記電源端子または接地間に並列に接続され、前記第１
の回路の抵抗は、動作時の電流における該抵抗の両端間
の電圧が前記ダイオードの両端間の電圧より小さくなる
ように設定されるように構成したものである。A level shift circuit according to the present invention is connected between a power supply terminal and a ground, and is provided at an output stage of a differential logic circuit for switching a current when an input voltage is higher or lower than a reference voltage. A level shift circuit that is connected by a source follower of a field effect transistor and generates a plurality of stages of DC level signals, wherein a first circuit in which elements each including at least one diode and a resistor are connected in series; A second circuit in which elements including two diodes are connected in series, the second circuit being connected in parallel between the source of the field effect transistor and the power supply terminal or ground ,
The resistance of the circuit between
Is smaller than the voltage across the diode.
It is configured to be set as follows.
【００１０】[0010]
【作用】本発明によるレベルシフト回路によれば、ソー
スフォロアに接続するレベルシフト段に、ダイオードの
立ち上がり電圧の半分の電圧になるような抵抗を導入し
ているため、レベルシフトを構成する全体の電圧を低減
化できるとともに、ダイオードと抵抗の組み合わせで、
ダイオードの整流作用により信号とり出し用出力端子か
ら他の出力端子への回り込みを防止でき、かつ安定領域
で動作しているため、安定なＤＣレベルを出力する。According to the level shift circuit of the present invention, since a resistor which is half the rising voltage of the diode is introduced in the level shift stage connected to the source follower, the entire level shift circuit is constituted. The voltage can be reduced and the combination of diode and resistor
The rectifying action of the diode can prevent the signal from being output from the output terminal for signal extraction to another output terminal, and operates in a stable region, so that a stable DC level is output.
【００１１】[0011]
【実施例】つぎに図面により本発明について説明する。
図１は本発明の一実施例であるレベルシフト回路部分Ｓ
が、最も基本的な差動論理回路部分Ｐに接続された回路
の回路図である。同図においてＱ1 、Ｑ2 ‥‥‥はＦＥ
Ｔ、Ｄ1 、Ｄ2 ‥‥‥はダイオード、Ｒ1 、Ｒ2 ‥‥‥
は抵抗、Ｉ1 、Ｉ2 は入力端子、Ｏ1 、Ｏ2 ‥‥‥は出
力端子、Ｖs は電源端子、Ｖcsは定電流源のコントロー
ル用入力端子を示す。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
FIG. 1 shows a level shift circuit portion S according to an embodiment of the present invention.
Is a circuit diagram of a circuit connected to the most basic differential logic circuit portion P. In the figure, Q 1 and Q 2 ‥‥‥ are FE
T, D 1 , D 2 ‥‥‥ are diodes, R 1 , R 2 ‥‥‥
Shows resistance, I 1, I 2 denotes an input terminal, O 1, O 2 ‥‥‥ output terminal, V s is the power supply terminal, V cs is the control input terminal of the constant current source.
【００１２】この回路で、同じ構造の２個のＦＥＴ、Ｑ
1 、Ｑ2 がソース結合で対称的に接続され、定電流回路
を構成するＱ5 、Ｒ5 により定電流を流すことにより、
入力端子Ｉ1 、Ｉ2 に入力された相補入力信号により電
流を切り替えることで論理信号が図示しない後段の回路
を駆動するソースフォロアＦＥＴ、Ｑ3 、Ｑ4 のゲート
端子に供給される。この差動論理回路部分Ｐでは、温度
変化や電源変動があっても２つのＦＥＴＱ1 、Ｑ2 に同
じような変動を与えるため、相殺され、かつソース電流
を安定に与えることができるので、バイアス安定性に優
れている。このため、ＩＣ演算増幅器など種々の回路の
基本回路に、この方式が用いられている。In this circuit, two FETs having the same structure , Q
1 and Q 2 are symmetrically connected by source coupling, and a constant current flows by Q 5 and R 5 constituting a constant current circuit.
By switching the current according to the complementary input signals input to the input terminals I 1 and I 2 , the logic signal is supplied to the gate terminals of the source follower FETs Q 3 and Q 4 that drive the subsequent circuit (not shown). In the differential logic circuit portion P, to provide a similar change in the two FETs Q 1, Q 2 there is a temperature change and power supply fluctuations, offset, and since the source current can give stable, biased Excellent stability. For this reason, this method is used for basic circuits of various circuits such as an IC operational amplifier.
【００１３】この差動論理回路部分Ｐは、ＦＥＴでなく
同じ構造のトランジスタ２個で構成してもよく、また従
来例で示したように、このＦＥＴなどの組を何段も縦続
接続することにより、３つ以上の信号のＯＲ−ＮＯＲ回
路を構成するようにして使用することもできる。The differential logic circuit portion P may be composed of two transistors having the same structure instead of the FET. As shown in the conventional example, it is necessary to cascade a plurality of sets of such FETs. Thus, an OR-NOR circuit for three or more signals can be used.
【００１４】レベルシフト回路部分Ｓは、差動論理回路
部分Ｐのそれぞれ逆相の出力がゲートに接続され、レベ
ルシフト回路部分Ｓの後段の回路（図示せず）を駆動す
るＦＥＴ、Ｑ3 、Ｑ4 のソースにレベルシフト段が接続
されて構成されている。すなわち、ＦＥＴ、Ｑ3 のソー
スには、ダイオードＤ1 と抵抗Ｒ1 および定電流回路を
構成するＦＥＴ、Ｑ6 と抵抗Ｒ6 を直列に接続した第１
の回路100 と、ダイオードＤ2 、Ｄ3 および定電流回路
を構成するＦＥＴ、Ｑ7 と抵抗Ｒ7 を直列に接続した第
２の回路200 とが並列に接続されて構成されている。こ
こでＲ1 はここに流される定電流による電圧降下が、ダ
イオードＤ1 、Ｄ2 の立ち上がり電圧であるＶF （約0.
7 Ｖ）の約半分となるように設定されている。ＦＥＴ、
Ｑ4 のソースにも同様のレベルシフト回路が接続され、
位相の反転したＤＣレベルを出力する構成となってい
る。ここで、ＦＥＴ、Ｑ5 〜Ｑ9 はそれぞれコントロー
ル用入力端子Ｖcsにより定まった電流を流すための定電
流源を発生させるもので、抵抗Ｒ5 〜Ｒ9 は素子のバラ
ツキを補正する補償抵抗で、これらは定電流がえられれ
ば別の構成でもよい。The level shift circuit portion S has FETs Q 3 , Q 3 , which are connected to the output of the opposite phase of the differential logic circuit portion P at the gate and drives a circuit (not shown) at the subsequent stage of the level shift circuit portion S. source to the level shift stage Q 4 is configured by connecting. That is, the FET, the source of Q 3 are connected FET constituting the diode D 1 resistor R 1 and the constant current circuit, and Q 6 a resistor R 6 to the series 1
And a second circuit 200 in which diodes D 2 and D 3 and FETs constituting a constant current circuit, Q 7 and a resistor R 7 are connected in series, are connected in parallel. Wherein R 1 is a voltage drop caused by the constant current flowing here, V F (about 0 is a threshold voltage of the diode D 1, D 2.
7 V). FET,
Source in the same manner of the level shift circuits of Q 4 is connected,
It is configured to output a DC level whose phase is inverted. Here, the FETs Q 5 to Q 9 generate constant current sources for flowing a current determined by the control input terminal V cs, respectively, and the resistors R 5 to R 9 are compensation resistors for correcting the variation of the elements. These may have different configurations as long as a constant current can be obtained.
【００１５】この回路で、駆動用のＦＥＴ、Ｑ3 のソー
スに並列に接続された、第１の回路100 および第２の回
路200 に定電流が流され、ダイオードＤ1 、Ｄ2 でダイ
オードの立ち上がり電圧であるＶF の電圧降下が生じ、
抵抗Ｒ1 でさらに１／２ＶF の電圧降下が生じる。また
ダイオードＤ3 によりダイオードＤ2 に対してさらにＶ
F の電圧降下が生じる。その結果出力端子Ｏ1 、Ｏ2 、
Ｏ3 にそれぞれ１／２ＶF のＤＣレベルの差を有する信
号が出力され、後段の回路に送られる。差動論理回路部
分Ｐの位相の反転したＦＥＴ、Ｑ2 からのもう一方の信
号は、同様にＦＥＴ、Ｑ4 に接続されたレベルシフト回
路で同じ１／２ＶF のＤＣレベルの差を有する信号を後
段の回路に送出する。In this circuit, a constant current flows through the first circuit 100 and the second circuit 200 connected in parallel to the source of the driving FET Q 3 and the diodes D 1 and D 2 connect the diodes to each other. cause voltage drop V F is rising voltage,
Voltage drop further 1 / 2V F by the resistance R 1 occurs. Furthermore V by the diode D 3 with respect to the diode D 2
A voltage drop of F occurs. As a result, the output terminals O 1 , O 2 ,
A signal having a DC level difference of 1/2 V F is output to O 3 and sent to a subsequent circuit. Differential logic circuit portion P phase inverted FET of the other signal from the Q 2 is likewise a signal having a difference in DC level of the same 1 / 2V F FET, the level shift circuit connected to the Q 4 Is sent to the subsequent circuit.
【００１６】このレベルシフト回路では、並列に接続し
た一方の第１の回路にダイオードの立ち上がり電圧ＶF
の半分に相当する抵抗を使用しているため、２個のダイ
オードの直列接続分の電圧で３個のＤＣレベルを安定に
うることができる。In this level shift circuit, the rising voltage V F of the diode is applied to one of the first circuits connected in parallel.
Is used, three DC levels can be stably obtained with the voltage of the series connection of the two diodes.
【００１７】電源電圧は上昇しても、さらに多段の出力
レベルを必要とするばあいは、この抵抗Ｒ1 やダイオー
ドＤ3 の下に、さらにダイオードや抵抗を接続すること
により、従来のダイオードのみを多段に接続するばあい
に比べて、はるかに低い電源電圧で多段のＤＣレベルを
うることができる。[0017] even if the power supply voltage rises further if you require an output level of the multi-stage, under the resistance R 1 and a diode D 3, by connecting the further diode and the resistor, only the conventional diode Can be obtained at a much lower power supply voltage than in the case where the power supply voltage is connected in multiple stages.
【００１８】実施例１ 図２に本発明の差動論理回路に接続されたレベルシフト
回路を応用したＴ形フリップフロップ回路の回路図を示
す。同図において、Ｐは差動論理回路部分、Ｓはレベル
シフト回路部分で図１と同様にＦＥＴのソースフォロア
部に１個のダイオードと１個の抵抗を直列に接続した第
１の回路100 と、２個のダイオードを直列に接続した第
２の回路200 を並列に接続してレベルシフト回路部分を
構成している。なお、この実施例では、定電流源として
の補償用抵抗を図示していない。Embodiment 1 FIG. 2 shows a circuit diagram of a T-type flip-flop circuit to which a level shift circuit connected to a differential logic circuit according to the present invention is applied. In the figure, P is a differential logic circuit portion, S is a level shift circuit portion, and a first circuit 100 in which one diode and one resistor are connected in series to the source follower portion of the FET as in FIG. A second circuit 200 in which two diodes are connected in series is connected in parallel to constitute a level shift circuit portion. In this embodiment, a compensation resistor as a constant current source is not shown.
【００１９】このレベルシフト回路の一段目のＤＣレベ
ルを第２の差動論理回路部分Ｐ2 に帰還させ、マスター
スレーブ型のフリップフロップを構成するものである。
なおこのレベルシフト回路部分の第２の出力段Ｏ2 、Ｏ
5 や第３の出力段Ｏ3 、Ｏ6 は異なるＤＣレベルの必要
な、次段のＡＮＤ- ＮＡＮＤ回路、ＯＲ- ＮＯＲ回路ま
たはフリップフロップ回路への出力端子として利用す
る。[0019] in which this first stage of the DC level of the level shift circuit is fed back to the second differential logic circuit portion P 2, constitutes a master-slave flip-flop.
The second output stages O 2 and O 2 of this level shift circuit portion
The fifth and third output stages O 3 and O 6 are used as output terminals to the next-stage AND-NAND circuit, OR-NOR circuit or flip-flop circuit requiring different DC levels.
【００２０】この実施例によるフリップフロップ回路
は、従来電源電圧が3.5 Ｖでしか動作しなかったのが2.
8 Ｖで動作するようになり、従来電源電圧が５Ｖの装置
にしか使えなかったのが、３Ｖのシステムに利用するこ
とができるようになった。The flip-flop circuit according to this embodiment operates only at a power supply voltage of 3.5 V in the prior art.
It can operate at 8 V, and can now be used for 3 V systems instead of being used only for devices with a power supply voltage of 5 V.
【００２１】[0021]
【発明の効果】以上説明したように、本発明によれば、
素子特性のバラツキに強い差動論理回路の出力段に接続
されたＦＥＴのソースフォロアに、ダイオードと抵抗を
組み合わせた直列回路を二つ並列に接続したため、従来
のダイオードを直列に接続したレベルシフト回路より低
い電源電圧で、多段のＤＣレベルを安定な状態でうるこ
とができる。また、本発明によれば、一つのＦＥＴのソ
ースに並列に接続してレベルシフトしているため、ソー
スフォロアＦＥＴが共通で、ＤＣレベルのバラツキを小
さくできる。As described above, according to the present invention,
A level shift circuit in which conventional diodes are connected in series because two series circuits combining diodes and resistors are connected in parallel to the source follower of the FET connected to the output stage of the differential logic circuit, which is resistant to variations in element characteristics With a lower power supply voltage, multiple DC levels can be obtained in a stable state. Further, according to the present invention, since the source is connected in parallel to the source of one FET and the level is shifted, the source follower FET is common and the variation in DC level can be reduced.
【００２２】その結果、本発明によるレベルシフト回路
をフリップフロップ回路や乗算、加算回路などに応用で
き、低い電源電圧で動作できるため、移動体通信分野な
どの回路に有効に利用できる効果がある。As a result, the level shift circuit according to the present invention can be applied to a flip-flop circuit, a multiplication circuit, an addition circuit, and the like, and can be operated with a low power supply voltage.
【図１】本発明のレベルシフト回路の一実施例を、基本
的差動論理回路に接続した回路図である。FIG. 1 is a circuit diagram in which an embodiment of a level shift circuit of the present invention is connected to a basic differential logic circuit.
【図２】本発明のレベルシフト回路を応用したＴ形フリ
ップフロップ回路を示す回路図である。FIG. 2 is a circuit diagram showing a T-type flip-flop circuit to which the level shift circuit of the present invention is applied.
【図３】従来のレベルシフト回路の一実施例を示す回路
図である。FIG. 3 is a circuit diagram showing one embodiment of a conventional level shift circuit.
【図４】従来のレベルシフト回路の他の実施例を示す回
路図である。FIG. 4 is a circuit diagram showing another embodiment of a conventional level shift circuit.
Ｑ 電界効果トランジスタ（ＦＥＴ） Ｄ ダイオード Ｒ 抵抗 ＶS 電源端子 Ｐ 差動論理回路部分 Ｓ レベルシフト回路部分 100 第１の回路 200 第２の回路Q field effect transistor (FET) D diode R resistor V S power supply terminal P differential logic circuit portion S level shift circuit portion 100 first circuit 200 the second circuit
Claims (1)
に比べて入力電圧の高低で電流の切替をする差動論理回
路の出力段に、電界効果トランジスタのソースフォロア
で接続されて複数段のＤＣレベル信号を発生させるレベ
ルシフト回路であって、少なくとも各々１個のダイオー
ドと抵抗を含む素子が直列に接続された第１の回路と、
少なくとも２個のダイオードを含む素子が直列に接続さ
れた第２の回路とが、前記電界効果トランジスタのソー
スと前記電源端子または接地間に並列に接続され、前記
第１の回路の抵抗は、動作時の電流における該抵抗の両
端間の電圧が前記ダイオードの両端間の電圧より小さく
なるように設定されてなるレベルシフト回路。An output stage of a differential logic circuit, which is connected between a power supply terminal and a ground and switches a current depending on a level of an input voltage higher than a reference voltage, is connected by a source follower of a field effect transistor to a plurality of stages. A first circuit in which elements including at least one diode and a resistor are connected in series; and
A second circuit in which elements including at least two diodes are connected in series, the second circuit being connected in parallel between the source of the field effect transistor and the power supply terminal or ground ,
The resistance of the first circuit is the value of both resistances at the operating current.
The voltage across it is less than the voltage across the diode
A level shift circuit configured to be:
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| JPH02170620A (en) * | 1988-12-22 | 1990-07-02 | Sumitomo Electric Ind Ltd | Semiconductor device |
-
1991
- 1991-07-26 JP JP3187763A patent/JP2706392B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0537356A (en) | 1993-02-12 |
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