JPH01154392A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH01154392A JPH01154392A JP62312818A JP31281887A JPH01154392A JP H01154392 A JPH01154392 A JP H01154392A JP 62312818 A JP62312818 A JP 62312818A JP 31281887 A JP31281887 A JP 31281887A JP H01154392 A JPH01154392 A JP H01154392A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- time
- signals
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 37
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ回路に関し、特に半導体メモリ回路に関
するものである。
するものである。
従来技術
従来のこの種のメモリ回路は、入力されたアクセスアド
レス信号をローデコーダ及びカラムデコーダにより夫々
コードして、各デコード出力信号をメモリセルアレイへ
供給することにより、メモリセルアレイの任意の１メモ
リセルを選択的にアクセスするようになっている。
レス信号をローデコーダ及びカラムデコーダにより夫々
コードして、各デコード出力信号をメモリセルアレイへ
供給することにより、メモリセルアレイの任意の１メモ
リセルを選択的にアクセスするようになっている。
この様なメモリ回路においては、メモリセルの指定がア
ドレスにより指定される任意の１つに限られるために、
メモリセルアレイ全体の初期化時に全アドレスに対して
初期値の書込み動作を行う必要があり、よって、多大な
時間を要するという欠点を有している。特に、半導体メ
モリの大容量化が著しくなっている最近においては、メ
モリの初期化に要する時間は増々大とならざるを得ない
。
ドレスにより指定される任意の１つに限られるために、
メモリセルアレイ全体の初期化時に全アドレスに対して
初期値の書込み動作を行う必要があり、よって、多大な
時間を要するという欠点を有している。特に、半導体メ
モリの大容量化が著しくなっている最近においては、メ
モリの初期化に要する時間は増々大とならざるを得ない
。
１１立旦濃
本発明はメモリ初期化に要する時間を短時間とすること
が可能なメモリ回路を提供することを目的としている。
が可能なメモリ回路を提供することを目的としている。
１豆立且羞
本発明によるメモリ回路は、メモリセルアレイのメモリ
セル全てを一度にアクセス可能なアクセス手段を有する
構成となっている。
セル全てを一度にアクセス可能なアクセス手段を有する
構成となっている。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
図は本発明の一実施例のブロック図である。アドレス入
力端子７に入力されるアドレス信＠７０はカラムデコー
ダ１及びローデコーダ４に入力される。カラムデコーダ
１の出力信号１０−１〜１０−１は各々入力端子８に入
力される入力信号８０と第１のオア回路２で論理和がと
られ、信号２０−１〜２０−１として出力されてカラム
入出力回路３に接続される。
力端子７に入力されるアドレス信＠７０はカラムデコー
ダ１及びローデコーダ４に入力される。カラムデコーダ
１の出力信号１０−１〜１０−１は各々入力端子８に入
力される入力信号８０と第１のオア回路２で論理和がと
られ、信号２０−１〜２０−１として出力されてカラム
入出力回路３に接続される。
データ入力端子９及びデータ出力端子１０は共にカラム
入出力回路３と接続されており、メモリセルアレイ６と
のデータの読み書きは信号３０−１〜３０−ｍ及びカラ
ム入出力回路３を介して夫々行われる。ローデコーダ４
の出力信号４０−１〜４０−ｎは各々入力信号８０と第
２のオア回路５で論理和がとられ、信号５０−１〜５０
−ｎとして出力されメモリアレイ６に接続される。
入出力回路３と接続されており、メモリセルアレイ６と
のデータの読み書きは信号３０−１〜３０−ｍ及びカラ
ム入出力回路３を介して夫々行われる。ローデコーダ４
の出力信号４０−１〜４０−ｎは各々入力信号８０と第
２のオア回路５で論理和がとられ、信号５０−１〜５０
−ｎとして出力されメモリアレイ６に接続される。
本発明のメモリ回路の動作を説明すると、まず入力信号
８０が論理“０″の場合は、アドレス信号７０がカラム
デコーダ１及びローデコーダ４によってデコードされ、
出力信号１０−１〜１０−＋ｅと４０−１〜４０−ｎと
がそのまま信号２０−１〜２０−ｙａと信号５０−１〜
５０−ｎとして出力される。よって、読出しのときはア
ドレス信号７０で指定されたメモリセルアレイ６中の唯
一のセルの内容がカラム入出力回路３を介してデータ出
力端子１０に出力され、自込みのときはアドレス信号７
０で指定されたメモリセルアレイ６中の唯一のセルにデ
ータ入力端子９に与えられた値がカラム入出力回路３を
介して書込まれる。この動作は従来のメモリ回路と同一
である。
８０が論理“０″の場合は、アドレス信号７０がカラム
デコーダ１及びローデコーダ４によってデコードされ、
出力信号１０−１〜１０−＋ｅと４０−１〜４０−ｎと
がそのまま信号２０−１〜２０−ｙａと信号５０−１〜
５０−ｎとして出力される。よって、読出しのときはア
ドレス信号７０で指定されたメモリセルアレイ６中の唯
一のセルの内容がカラム入出力回路３を介してデータ出
力端子１０に出力され、自込みのときはアドレス信号７
０で指定されたメモリセルアレイ６中の唯一のセルにデ
ータ入力端子９に与えられた値がカラム入出力回路３を
介して書込まれる。この動作は従来のメモリ回路と同一
である。
次に、入力信号８０が論理“１″の場合は、信号２０１
〜２０−ｎ＋及び信号５０−１〜５０−１１はアドレス
信号７０の値にかかわらず全て論理１１１ Ｉ＋となる
。従って、このときに書込動作を行えば、メモリセルア
レイ６中の全てのメモリセルにデータ入力端子９に与え
られた値が書込まれ、１回の書込動作で全てのセルの初
期値書込みが行えることにるのである。
〜２０−ｎ＋及び信号５０−１〜５０−１１はアドレス
信号７０の値にかかわらず全て論理１１１ Ｉ＋となる
。従って、このときに書込動作を行えば、メモリセルア
レイ６中の全てのメモリセルにデータ入力端子９に与え
られた値が書込まれ、１回の書込動作で全てのセルの初
期値書込みが行えることにるのである。
発明の効果
叙上の如く、本発明によれば、１回のアクセス動作によ
りメモリセルアレイ中のすべてのメモリセルが一度にア
クセスされるので、単に１回の夷込み動作によりすべて
のメモリセルに対して初期値設定が可能となり、メモリ
初期値設定時間を大幅に短縮できるという効果ある。
りメモリセルアレイ中のすべてのメモリセルが一度にア
クセスされるので、単に１回の夷込み動作によりすべて
のメモリセルに対して初期値設定が可能となり、メモリ
初期値設定時間を大幅に短縮できるという効果ある。
図は本発明の実施例のブロック図である。
主要部分の符号の説明
１・・・・・・カラムデコーダ
２．５・・・・・・オア回路
４・・・・・・ローデコーダ
６・・・・・・メモリセルアレイ
Claims (1)
- 複数のメモリセルからなるメモリ回路であって、前記メ
モリセル全てを一度にアクセス可能なアクセス手段を設
けたことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312818A JPH01154392A (ja) | 1987-12-10 | 1987-12-10 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312818A JPH01154392A (ja) | 1987-12-10 | 1987-12-10 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01154392A true JPH01154392A (ja) | 1989-06-16 |
Family
ID=18033783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62312818A Pending JPH01154392A (ja) | 1987-12-10 | 1987-12-10 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01154392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04248190A (ja) * | 1991-01-24 | 1992-09-03 | Nec Data Terminal Ltd | メモリ制御回路 |
-
1987
- 1987-12-10 JP JP62312818A patent/JPH01154392A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04248190A (ja) * | 1991-01-24 | 1992-09-03 | Nec Data Terminal Ltd | メモリ制御回路 |
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