JPS60145671A - 集積型半導体装置 - Google Patents
集積型半導体装置Info
- Publication number
- JPS60145671A JPS60145671A JP59002173A JP217384A JPS60145671A JP S60145671 A JPS60145671 A JP S60145671A JP 59002173 A JP59002173 A JP 59002173A JP 217384 A JP217384 A JP 217384A JP S60145671 A JPS60145671 A JP S60145671A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- type
- electrode
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 64
- 230000010354 integration Effects 0.000 title 1
- 230000004888 barrier function Effects 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims description 7
- 239000000969 carrier Substances 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 25
- 238000000034 method Methods 0.000 abstract description 10
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 3
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 125000005842 heteroatom Chemical group 0.000 abstract 1
- 150000002739 metals Chemical class 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 96
- 238000005530 etching Methods 0.000 description 7
- 239000000370 acceptor Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000002689 soil Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000010587 phase diagram Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ペテロ接合界面の高速なキャリアを用いた集
積型の半導体装置に関する。
積型の半導体装置に関する。
低不純物密度の第１の半導体層例えばアンドープＧａ
Ａｓ層とそれよシミ子親和力の小さいｎ型にドープされ
た第２の半導体層例えばｎ＋−＝ ＡＩ ＧａＡｓ層の
へテロ接合界面に形成される電子チャネルは、特に低温
で電子移動度の太きいところから、高速デバイスへの応
用が注目され、近年電界効果トランジスタおよびそれを
用いたディジタルＩＣが試作されている。さて、このよ
うなヘテロ接合を用いたＩＣは、従来第１図に示すよう
に、２種類のトランジスタを用いて構成されている。Ｉ
Ｃを構成する一つの基本単位は例えばインバータであシ
、ここでは回路構成を簡単にし、消費電力を小さくする
ために、エンハンスメント型の駆動用トランジスタとデ
ィプリーション型の負荷トランジスタで構成されている
。第１図では、左側がエンノ・ンスメント型トランジス
タ（Ｂ −ＦＢＴ ）であシ、右側がディプリーション
型のトランジスタ（’Ｄ−ＦＥＴ）である。ここで、１
１は半絶縁性ＧａＡｓ基板、１２はアンドープＧａＡｓ
層、１３はｎ型ＡｌＧａＡｓ層、１４はｎ型ＧａＡ ｓ
層、１５はエンＩ・ンスメント型トランジスタのゲート
電極、１６はディプリーション型トランジスタのゲート
電極、１７はエンノ・ンスメント型トランジスタのソー
ス電極、１８はエンハンスメント型のドレイン電極とデ
イブリ−ンヨン型トランジスタのソースオーム性電極を
兼ねるオーム性電極、′１９はディプリーション型トラ
ンジスタのドレインオーム性電極、１０は５ｉ０２等の
絶縁膜である。ゲート電極１６．１７はショットキ障壁
型であシ、熱平衡状態におけるエンノ・ンスメント型ト
ジンジスタおよびディプリーション型トランジスタのゲ
ート下におけるノくンド状態図はそれぞれ第２図（ａ）
および（ｂ）のようである。ここでＥｃ ＋ ％ ｖ
Ｅｐはそれぞれ、伝導帯下端のエネルギーレベル、価電
子帯上端のエネルギーレベルおよびフェルミレベルであ
る。ディプリーション型ではゲート下において、ｎ型層
Ｉ Ｇ’ａＡｓ層１３とアンドープＧａ Ａｓ層１２
の電子親和力差および不純物密度の相違によシこれら界
面において、ｎ型ＡｌＧａＡｓ側は空乏化し、ＧａＡｓ
側に電子チャネル２０が形成される。またゲートショッ
トキによる空乏層が表面側にできている。すなわちこれ
ら２種の空乏層内のイオン化したドナーによる正電荷量
畝電子チャネルおよび表面準位の負電荷量と鈎合ってい
る。一方エンハンスメント型では、ゲート下において、
ｎ型層の厚さがディプリーション型よシ薄くなシ、該ｎ
型層すなわちｎ型層 Ｉ Ｇ ａ Ａ ｓ層１３は、。
Ａｓ層とそれよシミ子親和力の小さいｎ型にドープされ
た第２の半導体層例えばｎ＋−＝ ＡＩ ＧａＡｓ層の
へテロ接合界面に形成される電子チャネルは、特に低温
で電子移動度の太きいところから、高速デバイスへの応
用が注目され、近年電界効果トランジスタおよびそれを
用いたディジタルＩＣが試作されている。さて、このよ
うなヘテロ接合を用いたＩＣは、従来第１図に示すよう
に、２種類のトランジスタを用いて構成されている。Ｉ
Ｃを構成する一つの基本単位は例えばインバータであシ
、ここでは回路構成を簡単にし、消費電力を小さくする
ために、エンハンスメント型の駆動用トランジスタとデ
ィプリーション型の負荷トランジスタで構成されている
。第１図では、左側がエンノ・ンスメント型トランジス
タ（Ｂ −ＦＢＴ ）であシ、右側がディプリーション
型のトランジスタ（’Ｄ−ＦＥＴ）である。ここで、１
１は半絶縁性ＧａＡｓ基板、１２はアンドープＧａＡｓ
層、１３はｎ型ＡｌＧａＡｓ層、１４はｎ型ＧａＡ ｓ
層、１５はエンＩ・ンスメント型トランジスタのゲート
電極、１６はディプリーション型トランジスタのゲート
電極、１７はエンノ・ンスメント型トランジスタのソー
ス電極、１８はエンハンスメント型のドレイン電極とデ
イブリ−ンヨン型トランジスタのソースオーム性電極を
兼ねるオーム性電極、′１９はディプリーション型トラ
ンジスタのドレインオーム性電極、１０は５ｉ０２等の
絶縁膜である。ゲート電極１６．１７はショットキ障壁
型であシ、熱平衡状態におけるエンノ・ンスメント型ト
ジンジスタおよびディプリーション型トランジスタのゲ
ート下におけるノくンド状態図はそれぞれ第２図（ａ）
および（ｂ）のようである。ここでＥｃ ＋ ％ ｖ
Ｅｐはそれぞれ、伝導帯下端のエネルギーレベル、価電
子帯上端のエネルギーレベルおよびフェルミレベルであ
る。ディプリーション型ではゲート下において、ｎ型層
Ｉ Ｇ’ａＡｓ層１３とアンドープＧａ Ａｓ層１２
の電子親和力差および不純物密度の相違によシこれら界
面において、ｎ型ＡｌＧａＡｓ側は空乏化し、ＧａＡｓ
側に電子チャネル２０が形成される。またゲートショッ
トキによる空乏層が表面側にできている。すなわちこれ
ら２種の空乏層内のイオン化したドナーによる正電荷量
畝電子チャネルおよび表面準位の負電荷量と鈎合ってい
る。一方エンハンスメント型では、ゲート下において、
ｎ型層の厚さがディプリーション型よシ薄くなシ、該ｎ
型層すなわちｎ型層 Ｉ Ｇ ａ Ａ ｓ層１３は、。
ゲートショットキによる空乏層のみによって完全に空乏
化し、電子チャネルは形成されず、ゲート電圧がＯＶＯ
時にはしゃ断状態になっている。
化し、電子チャネルは形成されず、ゲート電圧がＯＶＯ
時にはしゃ断状態になっている。
ここでゲート−ソース間およびゲート−ドレイン間は、
ディプリーション型と同様にｎ型層 ａ Ａ ｓ層を残
して電子層２０を形成し、抵抗を小さくしておかなけれ
ばならない。
ディプリーション型と同様にｎ型層 ａ Ａ ｓ層を残
して電子層２０を形成し、抵抗を小さくしておかなけれ
ばならない。
さて、このような構造のＩＣを製造する主なプロセスは
次のようである。（１）半絶縁性Ｇ ａ Ａ ｓ基板１
１上に例えばＭＢＢにてアンドープＧａ Ａ ｓ層１２
、ｎ −ＡＩ ＧａＡｓ層１３およびｎ −ＧａＡｓ層
１４を＋ｉ次成長する。（２）オーム性電極１７．１８
および１９を形成する。（３）エンノ・ンスメント型ト
ランジスタのゲート部のｎ −ＧａＡｓ層層を除去する
。（４）ゲート電極１６および１７を形成する。しかし
ながら、かかる構造およびプロセスでは、しきい値電圧
を厳密に制御する、すなわちゲート下のｎ゛型層厚さを
精密に制御しなければならないエンハンスメント型トラ
ンジスタにおいて、ゲートを堀込み型いわゆるリセス型
にしなければならず、歩留りが低い恐れのあること、ま
た、このようなリセス型では平坦性が悪く層間絶縁膜の
形成が難しいこと、まだエンハンスメント型トランジス
タに計いて、ゲート１６は、ｎ −ＧａＡｓ層１４に接
触するか、ごく近接して形成されなければならないだめ
、ゲート寄生容量が大きく、ゲート逆耐圧が小さく、さ
らにゲート長の制御が難かしい恐れもある。さらにゲー
トがシロットキ型であるだめ、ゲートの障壁高さは低く
、ゲートに印加しうる電圧が小さく、シたがって論理振
幅が大きくとれないという欠点がおった。
次のようである。（１）半絶縁性Ｇ ａ Ａ ｓ基板１
１上に例えばＭＢＢにてアンドープＧａ Ａ ｓ層１２
、ｎ −ＡＩ ＧａＡｓ層１３およびｎ −ＧａＡｓ層
１４を＋ｉ次成長する。（２）オーム性電極１７．１８
および１９を形成する。（３）エンノ・ンスメント型ト
ランジスタのゲート部のｎ −ＧａＡｓ層層を除去する
。（４）ゲート電極１６および１７を形成する。しかし
ながら、かかる構造およびプロセスでは、しきい値電圧
を厳密に制御する、すなわちゲート下のｎ゛型層厚さを
精密に制御しなければならないエンハンスメント型トラ
ンジスタにおいて、ゲートを堀込み型いわゆるリセス型
にしなければならず、歩留りが低い恐れのあること、ま
た、このようなリセス型では平坦性が悪く層間絶縁膜の
形成が難しいこと、まだエンハンスメント型トランジス
タに計いて、ゲート１６は、ｎ −ＧａＡｓ層１４に接
触するか、ごく近接して形成されなければならないだめ
、ゲート寄生容量が大きく、ゲート逆耐圧が小さく、さ
らにゲート長の制御が難かしい恐れもある。さらにゲー
トがシロットキ型であるだめ、ゲートの障壁高さは低く
、ゲートに印加しうる電圧が小さく、シたがって論理振
幅が大きくとれないという欠点がおった。
本発明の目的は、ヘテロ接合界面に形成されるチャネル
を用いる集積型の半導体装置において、従来技術におけ
る以上のような欠点を解消する半導体装置を提供すると
とＫある。
を用いる集積型の半導体装置において、従来技術におけ
る以上のような欠点を解消する半導体装置を提供すると
とＫある。
本発明によれば、高純度あるいはｐ型低不純物密度の第
１の半導体層と、それよシミ子親和力の小さい第２の半
導体のｎ型層のへテロ接合界面の第１の半導体層側の電
子チャネルを用いる半導体装置において、該電子チャネ
ルのキャリア数を制御する手段として、電極下に薄い砂
層を有するゲート電極と、ショットキ障壁型のゲート電
極とを備えていることを特徴とする集積型の半導体装置
が得られる。
１の半導体層と、それよシミ子親和力の小さい第２の半
導体のｎ型層のへテロ接合界面の第１の半導体層側の電
子チャネルを用いる半導体装置において、該電子チャネ
ルのキャリア数を制御する手段として、電極下に薄い砂
層を有するゲート電極と、ショットキ障壁型のゲート電
極とを備えていることを特徴とする集積型の半導体装置
が得られる。
以下具体的実施例によって本発明を詳述し、その特徴と
効果を述べる。
効果を述べる。
第３図は本発、明の一実施例を示す、インバータを構成
するエンハンスメント型トランジスタ（左）（Ｅ−ｐｇ
Ｔ）とディプリーション型トランジスタ（右） （ｎ
−ＦＥＴ ）で成る集積型の半導体装置の構造を示す断
面図である。ここで、２１は高抵抗基板、２２は高純度
あるいはｐ型低不純物密度の第１の半導体層、２３は第
１の半導体よシミ子親和力の小さいｎ型の第２の半導体
層、２４はｐ十層、２５はＥ −ＦＥＴのゲート電極、
２６はＤ−１１’ＥＴのショットキ型のゲート電極、２
７はＥ−ＦＥＴのソースオーム４１を極、２８はＥ−Ｆ
ＥＴのドレイン電極とＤ−ＦＥＴのソース電極を兼ねる
オーム性電極、２９はＤ−ＦＥＴのドレインオーム性電
極である。
するエンハンスメント型トランジスタ（左）（Ｅ−ｐｇ
Ｔ）とディプリーション型トランジスタ（右） （ｎ
−ＦＥＴ ）で成る集積型の半導体装置の構造を示す断
面図である。ここで、２１は高抵抗基板、２２は高純度
あるいはｐ型低不純物密度の第１の半導体層、２３は第
１の半導体よシミ子親和力の小さいｎ型の第２の半導体
層、２４はｐ十層、２５はＥ −ＦＥＴのゲート電極、
２６はＤ−１１’ＥＴのショットキ型のゲート電極、２
７はＥ−ＦＥＴのソースオーム４１を極、２８はＥ−Ｆ
ＥＴのドレイン電極とＤ−ＦＥＴのソース電極を兼ねる
オーム性電極、２９はＤ−ＦＥＴのドレインオーム性電
極である。
ここで具体的には基板２１にＣｒドープＧａＡｓ、第１
の半導体層２２は、有効アクセプタ密度約１×ｌ Ｑ”
ｏｎ−”厚さ１μｍのｐ−＝−ＧａＡｓ ｓ第２の半
導体層２３はＧａＡｓよシ約０．３ｅＶ電子親和力の小
さい有効ドナー密度２ Ｘ １０” ｃｍ−３厚さ３５
０Ｘのｎ−ＡＩｏ４０ａ（１，７Ａｓ層、ｐ層Ｍ２４は
有効アクセプタ密度１ ×ｌ ９１９ｃｍ−’厚さ２０
０Ｘのｐ層−ＡｌＯ，３ＧａＯ，７Ａｓ層である。
の半導体層２２は、有効アクセプタ密度約１×ｌ Ｑ”
ｏｎ−”厚さ１μｍのｐ−＝−ＧａＡｓ ｓ第２の半
導体層２３はＧａＡｓよシ約０．３ｅＶ電子親和力の小
さい有効ドナー密度２ Ｘ １０” ｃｍ−３厚さ３５
０Ｘのｎ−ＡＩｏ４０ａ（１，７Ａｓ層、ｐ層Ｍ２４は
有効アクセプタ密度１ ×ｌ ９１９ｃｍ−’厚さ２０
０Ｘのｐ層−ＡｌＯ，３ＧａＯ，７Ａｓ層である。
本願発明者は特願昭５７−１３２６０９において、かか
るｌ！！−ＩＴを構成するｐ十薄層を介した半導体装置
がＩＣの構成素子としてのノーマリオフ型ＦＥＴ（Ｅ−
ＦＥＴ）に適していることをすでに見出しているが、本
発明は、かかるＥ−ＦＥＴを駆動用トランジスタとして
用いた場合に、量産に適したＢ／Ｄ構成の集積型半導体
装置を構成したものである。
るｌ！！−ＩＴを構成するｐ十薄層を介した半導体装置
がＩＣの構成素子としてのノーマリオフ型ＦＥＴ（Ｅ−
ＦＥＴ）に適していることをすでに見出しているが、本
発明は、かかるＥ−ＦＥＴを駆動用トランジスタとして
用いた場合に、量産に適したＢ／Ｄ構成の集積型半導体
装置を構成したものである。
すなわち、Ｅ−ＦＥＴのゲート（２５）部およびＤ−Ｆ
ＥＴのグー） （２６）部における熱平衡状態でのエネ
ルギーバンド状態図はそれぞれ第４図（ａ）および（ｂ
）であ、り、１）−ｎ接合における拡散電位差はショッ
トキバリアにおけるビルトイン電位差よシも大きいため
、Ｅ−ＦＢＴにおいてｎ型層２３がｐ−ｎ接合の拡散電
位差のみによって完全に空乏化してノー、マリ−オフ状
態である条件においても、ショットキバリア型のＦ Ｅ
Ｔ （Ｄ−ＩＴ）ではノーマリオン状態であシミ子層
３０が存在し高性能な負荷用トランジスタを成すことが
できる。なおこのときｐ十−ｎ接合による空乏層が専ら
ｎ層に伸びるようにすることが、Ｄ−ＦＥＴＯ高性能動
作を実現する上で必要であり、かつＥ−ＦＩＴのゲート
抵抗を小さくシ、プレーナ性を保つために一層２４はな
るべく薄くする必要がある。この条件はｐ 層２４の有
効アクセプタ密度が０層２３の有効ドナー密度よシ十分
大きく、かつそのアクセグタ密度がＩＸ １０” ｃｍ
−”以上であシ、ｐ層の厚さが５００Ｘ以下であること
によって満たされる。さらにこの状態ではＦ−ＦＥ’ｌ
’およびＤ−ＦＥＴ両者に同一のゲート電極材ｙＦ＋を
用いることができるため以下に示すように本実施例の半
導体装置を製造する工程が極めて簡単となる。
ＥＴのグー） （２６）部における熱平衡状態でのエネ
ルギーバンド状態図はそれぞれ第４図（ａ）および（ｂ
）であ、り、１）−ｎ接合における拡散電位差はショッ
トキバリアにおけるビルトイン電位差よシも大きいため
、Ｅ−ＦＢＴにおいてｎ型層２３がｐ−ｎ接合の拡散電
位差のみによって完全に空乏化してノー、マリ−オフ状
態である条件においても、ショットキバリア型のＦ Ｅ
Ｔ （Ｄ−ＩＴ）ではノーマリオン状態であシミ子層
３０が存在し高性能な負荷用トランジスタを成すことが
できる。なおこのときｐ十−ｎ接合による空乏層が専ら
ｎ層に伸びるようにすることが、Ｄ−ＦＥＴＯ高性能動
作を実現する上で必要であり、かつＥ−ＦＩＴのゲート
抵抗を小さくシ、プレーナ性を保つために一層２４はな
るべく薄くする必要がある。この条件はｐ 層２４の有
効アクセプタ密度が０層２３の有効ドナー密度よシ十分
大きく、かつそのアクセグタ密度がＩＸ １０” ｃｍ
−”以上であシ、ｐ層の厚さが５００Ｘ以下であること
によって満たされる。さらにこの状態ではＦ−ＦＥ’ｌ
’およびＤ−ＦＥＴ両者に同一のゲート電極材ｙＦ＋を
用いることができるため以下に示すように本実施例の半
導体装置を製造する工程が極めて簡単となる。
第５図は本実施例の半導体装置を製造する工程の例を示
すものである。すなわち、例えばＭＢＨ法によシ基板２
１上にｐ層 −ＧａＡｓ層２２、ｎ −ＡＩ（ＪａＡｓ
層２３層上３ｐ層 −ＡＩ ＧａＡｓ層２４を順次成長
させる（第５図（ａ））。次いで、Ｅ−ＦＦＪＴが形成
される部分を例えばホトレジスト５１で覆いｐ＋層２４
をエツチング除去する（第５図（ｂ））。次いでホトレ
ジスト層５１を除去し例えばＡＩでゲート電極２５．２
６を形成する（第５図（Ｃ））。オーム性電極金属とし
てＡｕＧｅおよびその上にＮｉを蒸着し、熱処理を行っ
てｐ十層２４ｎ層２３を貫通してｐ−ＧａＡｓ層２２ま
でアロイ層が達するようにしてオーム性電極２７，２８
および２９を形成する（第５図（ｄ））。Ｄ−ＦＢ’Ｉ
’をホトレジスト層５２でマスクし、Ｂ−、ＦＥＴのソ
ース−ゲート間およびゲート−ドレイン間のｐ十層をエ
ツチング除去する（第５図（ｅ））。このときＥ−ＦＥ
Ｔのゲート電極およびソース、ドレイン電極をもエツチ
ングのマスクとして用いることができ、かつこのエツチ
ング量はＦＥＴ特性を観測しながら制御することができ
る。最後にホトレジスト層５２を除去する（第５図（ｆ
））。なお上記工程では、ゲート電極およびオーム性電
極の形成工程として、特公昭５６−３１７５０にあるよ
うなゲート電極金属のサイドエツチングによる自己整合
プロセスを採用することも可能である。また以上ではｈ
ニーＦＦ１Ｔにおけるゲートとソースおよびドレイン間
のｐ十層２４のエツチングをオーミック電極形成後に行
ったが、このエツチングはオーミック電極形成に先立ち
、ゲート電極をマスクに行うこともできる。
すものである。すなわち、例えばＭＢＨ法によシ基板２
１上にｐ層 −ＧａＡｓ層２２、ｎ −ＡＩ（ＪａＡｓ
層２３層上３ｐ層 −ＡＩ ＧａＡｓ層２４を順次成長
させる（第５図（ａ））。次いで、Ｅ−ＦＦＪＴが形成
される部分を例えばホトレジスト５１で覆いｐ＋層２４
をエツチング除去する（第５図（ｂ））。次いでホトレ
ジスト層５１を除去し例えばＡＩでゲート電極２５．２
６を形成する（第５図（Ｃ））。オーム性電極金属とし
てＡｕＧｅおよびその上にＮｉを蒸着し、熱処理を行っ
てｐ十層２４ｎ層２３を貫通してｐ−ＧａＡｓ層２２ま
でアロイ層が達するようにしてオーム性電極２７，２８
および２９を形成する（第５図（ｄ））。Ｄ−ＦＢ’Ｉ
’をホトレジスト層５２でマスクし、Ｂ−、ＦＥＴのソ
ース−ゲート間およびゲート−ドレイン間のｐ十層をエ
ツチング除去する（第５図（ｅ））。このときＥ−ＦＥ
Ｔのゲート電極およびソース、ドレイン電極をもエツチ
ングのマスクとして用いることができ、かつこのエツチ
ング量はＦＥＴ特性を観測しながら制御することができ
る。最後にホトレジスト層５２を除去する（第５図（ｆ
））。なお上記工程では、ゲート電極およびオーム性電
極の形成工程として、特公昭５６−３１７５０にあるよ
うなゲート電極金属のサイドエツチングによる自己整合
プロセスを採用することも可能である。また以上ではｈ
ニーＦＦ１Ｔにおけるゲートとソースおよびドレイン間
のｐ十層２４のエツチングをオーミック電極形成後に行
ったが、このエツチングはオーミック電極形成に先立ち
、ゲート電極をマスクに行うこともできる。
この場合には第５図（ｃ）以降の工程は第５図（ｇ）を
経て第５図（ｆ）となる。なおこの場合は、オーム性電
極の形成を特願昭５８−０６９４８２に示した方法によ
って、ゲート電極に対して自己整合的に行えばよシ高性
能化が可能である。
経て第５図（ｆ）となる。なおこの場合は、オーム性電
極の形成を特願昭５８−０６９４８２に示した方法によ
って、ゲート電極に対して自己整合的に行えばよシ高性
能化が可能である。
以上説明した動作原理および製造工程から、本発明の効
果は従来技術と比較して以下の様に極めて大きいもので
ある。すなわち駆動用ＦＥＴのゲートがｐ−ｎ接合型で
ありゲート順方向の印加許容電圧がショットキゲート型
の場合の約０．７ Ｖに対して約１．８■と大きくまた
ゲート逆耐圧も大きく従って論理振幅が大きくとれる。
果は従来技術と比較して以下の様に極めて大きいもので
ある。すなわち駆動用ＦＥＴのゲートがｐ−ｎ接合型で
ありゲート順方向の印加許容電圧がショットキゲート型
の場合の約０．７ Ｖに対して約１．８■と大きくまた
ゲート逆耐圧も大きく従って論理振幅が大きくとれる。
しきい値電圧が結晶成長によって一義的に決まるだめＭ
ＢＥの制御性の良さを最大限利用でき、リセスによる従
来技術におけるエツチングによる不確定要素がない。Ｅ
−ＦＥＴとＤ−ＦＥＴのしきい値電圧の差もｐ−’ｎ
接合とシ目ットキバリアのビルトイン電圧の差によって
一義的に決まるため設計性が極めて優れている。
ＢＥの制御性の良さを最大限利用でき、リセスによる従
来技術におけるエツチングによる不確定要素がない。Ｅ
−ＦＥＴとＤ−ＦＥＴのしきい値電圧の差もｐ−’ｎ
接合とシ目ットキバリアのビルトイン電圧の差によって
一義的に決まるため設計性が極めて優れている。
素子構造がほぼプレーナ型であｐ、Ｅ−ＦＥＴとＤ−Ｆ
ＥＴとがほぼ同一平面上にあるため多層配線が容易で、
かつリセス型における寄生容量の増大がない。ゲートと
ソース、ドレイン電極との自己整合プロセスが容易で、
工程が簡単である。
ＥＴとがほぼ同一平面上にあるため多層配線が容易で、
かつリセス型における寄生容量の増大がない。ゲートと
ソース、ドレイン電極との自己整合プロセスが容易で、
工程が簡単である。
本発明の集積型の半導体装置の第２の実施例は第６図に
示すものである。本例では第３図に示した第１の実施例
において、第２の半導体のｎ型層（ｎ −ＡｌＧａＡｓ
） ２３の表面側を第３の半導体のｎ型層６１に置換
えだものである。ここで第２の半導体層の厚さとしては
、第１の半導体層（ＧａＡｓ ）側の界面に最大限の２
次元電子を存在させるに必要な厚さで良く、例えば、ド
ナー不純物密度が第１の実施例と同じ（２Ｘ １０”ｃ
ｍ−ｓであれば約１００Ｘである。第３の半導体層を設
けた目的は素子表面側に安定な、あるいは電極の形成し
ゃすく信頼性の良い半導体層を形成することである。例
えば第３の半導体層としてｎ型層 ａ Ａ ｓを用いる
ことができる。この時第２および第３の半導体層は明確
な境界を成さず、ＡｌＧａＡｓからＧａＡｓへ組成が徐
々に変化していても良い。この場合はｎ型層２３および
６１の厚さ方向の電位が滑らかに変化する効果をもたら
す。また第３の半導体層として他にＧａＩｎＰ等も用い
ることができる。本実施例ではさらに、移動度を改善す
るために、第１の半導体層（ＧａＡｓ）２２と第２の半
導体のｎ型層（ｎ −ＡｌＧａＡｓ ）２３との間にア
ンドープの第２の半導体層６２が設けられている。第７
図（、）および（ｂ）はｐ土層２４として有効アクセプ
タ密度２Ｘ Ｉ Ｑ′。ｃａ−３、厚さ３００Ｘのｐ＋
−ＧａＡｓを用い、第５図（ａ）ないしくｒ）に示した
工程で製作した上記第２の実施例におけるＥ−ＦＩＴと
Ｄ−ＦＥＴの静特性である。ここにおいてゲート長は０
．５μｍ１ゲ一ト幅は２０μｍであり、ｎ型層２３およ
び６１の有効ドナー密度は２Ｘ１０１８い−３厚さの総
和は３００Ｘである。しきい値電圧はＥ −ＦＢＴで０
．０２ Ｖ、 Ｄ−ＦＥＴで一〇、６■で、相互コンダ
クタンスがＩＢゲート幅当りそれぞれ２８０ｍ５および
２００ｍ５と極めて高性能な特性を示した。第１の実施
例に比し、本実施例ではｐ土層２４としてＧ ａ Ａ
ａを用いているのでＥ−ＦＥＴのゲートに印加しうる電
圧はやや低いが、従来技術のショットキゲート型よυは
るかに大きい＋１．２■まで印加できた。なお本実施例
において、ｐ土層としてｐ＋−ＡＩ Ｇ１Ａｓ層を用い
れば、ｐ土層のエツチングにおいてｎ −ＧａＡｓ層と
の選択比のとれるエツチングが可能で、量産性がよシ改
善される。
示すものである。本例では第３図に示した第１の実施例
において、第２の半導体のｎ型層（ｎ −ＡｌＧａＡｓ
） ２３の表面側を第３の半導体のｎ型層６１に置換
えだものである。ここで第２の半導体層の厚さとしては
、第１の半導体層（ＧａＡｓ ）側の界面に最大限の２
次元電子を存在させるに必要な厚さで良く、例えば、ド
ナー不純物密度が第１の実施例と同じ（２Ｘ １０”ｃ
ｍ−ｓであれば約１００Ｘである。第３の半導体層を設
けた目的は素子表面側に安定な、あるいは電極の形成し
ゃすく信頼性の良い半導体層を形成することである。例
えば第３の半導体層としてｎ型層 ａ Ａ ｓを用いる
ことができる。この時第２および第３の半導体層は明確
な境界を成さず、ＡｌＧａＡｓからＧａＡｓへ組成が徐
々に変化していても良い。この場合はｎ型層２３および
６１の厚さ方向の電位が滑らかに変化する効果をもたら
す。また第３の半導体層として他にＧａＩｎＰ等も用い
ることができる。本実施例ではさらに、移動度を改善す
るために、第１の半導体層（ＧａＡｓ）２２と第２の半
導体のｎ型層（ｎ −ＡｌＧａＡｓ ）２３との間にア
ンドープの第２の半導体層６２が設けられている。第７
図（、）および（ｂ）はｐ土層２４として有効アクセプ
タ密度２Ｘ Ｉ Ｑ′。ｃａ−３、厚さ３００Ｘのｐ＋
−ＧａＡｓを用い、第５図（ａ）ないしくｒ）に示した
工程で製作した上記第２の実施例におけるＥ−ＦＩＴと
Ｄ−ＦＥＴの静特性である。ここにおいてゲート長は０
．５μｍ１ゲ一ト幅は２０μｍであり、ｎ型層２３およ
び６１の有効ドナー密度は２Ｘ１０１８い−３厚さの総
和は３００Ｘである。しきい値電圧はＥ −ＦＢＴで０
．０２ Ｖ、 Ｄ−ＦＥＴで一〇、６■で、相互コンダ
クタンスがＩＢゲート幅当りそれぞれ２８０ｍ５および
２００ｍ５と極めて高性能な特性を示した。第１の実施
例に比し、本実施例ではｐ土層２４としてＧ ａ Ａ
ａを用いているのでＥ−ＦＥＴのゲートに印加しうる電
圧はやや低いが、従来技術のショットキゲート型よυは
るかに大きい＋１．２■まで印加できた。なお本実施例
において、ｐ土層としてｐ＋−ＡＩ Ｇ１Ａｓ層を用い
れば、ｐ土層のエツチングにおいてｎ −ＧａＡｓ層と
の選択比のとれるエツチングが可能で、量産性がよシ改
善される。
第８図は本発明の第３の実施例を示す半導体装置の構造
を示す断面図であり、左側がＥ−ＦＥＴ。
を示す断面図であり、左側がＥ−ＦＥＴ。
右側がＤ−ＦＢＴである。本例では第１および第２の実
施例の場合と第１の半導体層２２と第２の半導体のｎ型
層２３との順序を入れ換えたものである。ここで８１は
アンドープの第２の半導体のモロ−チャネルの半導体装
置について説明した。本発明はキャリアが正孔の場合す
なわちｐ−チャネルの半導体装置についても適用できる
。この場合には上記説明において、ｎとｐｌ ドナーと
アクセプタを入れ換え、電子親和力の大小を電子親和力
とバンドギャップの和の小太に置換えれば良い。
施例の場合と第１の半導体層２２と第２の半導体のｎ型
層２３との順序を入れ換えたものである。ここで８１は
アンドープの第２の半導体のモロ−チャネルの半導体装
置について説明した。本発明はキャリアが正孔の場合す
なわちｐ−チャネルの半導体装置についても適用できる
。この場合には上記説明において、ｎとｐｌ ドナーと
アクセプタを入れ換え、電子親和力の大小を電子親和力
とバンドギャップの和の小太に置換えれば良い。
得られる効果はｎチャネルの場合と同様である。
以上本発明によれば、論理振幅の犬きくとれ、量産性の
良い、高速な集積型半導体装置が実現できる。
良い、高速な集積型半導体装置が実現できる。
第１図および第２図は従来の集積型半導体装置を説明す
る図、第３図、第４図、第５図、第６図。 第７図、第８図は本発明による集積型半導体装置アンド
ープＧ ａ Ａ ｓ層、１３ ： ｎ −ＡｌＧａＡｓ
層、１４ ： ｎ −ＧａＡｓ層、１５．１６：ゲート
電極、１７．１８，１９：オーム性電極、２０：電子チ
ャネルであり、また ２１：高抵抗基板、２２：高純度あるいはｐ−の第１の
半導体層、２３ ： ｎ型の第２の半導体層、２４：ｐ
土層、２５．２６：ゲート電極、２７，２８゜２９；オ
ーム性電極、３０：ｉ十層、５１，５２；ホトレジスト
層、６１：第３の半導体層、６２：アンドープの第２の
半導体層、８１：第２の半導体のバッファ層、８２：ｎ
型の第１の半導体層、Ｅｃ：伝導帯下端のエネルギーレ
ベル、Ｅ■：価電子’Ｎ上端のエネルギーレベル、ＥＦ
：フェルミレベルである。 第１図 オ ２ 図 （０） （ｂｌ 第３図 オ ４ 図 ２４（ａ） （ｂ） ７１−５ 図 オ ５ 図 ７１−８ 図
る図、第３図、第４図、第５図、第６図。 第７図、第８図は本発明による集積型半導体装置アンド
ープＧ ａ Ａ ｓ層、１３ ： ｎ −ＡｌＧａＡｓ
層、１４ ： ｎ −ＧａＡｓ層、１５．１６：ゲート
電極、１７．１８，１９：オーム性電極、２０：電子チ
ャネルであり、また ２１：高抵抗基板、２２：高純度あるいはｐ−の第１の
半導体層、２３ ： ｎ型の第２の半導体層、２４：ｐ
土層、２５．２６：ゲート電極、２７，２８゜２９；オ
ーム性電極、３０：ｉ十層、５１，５２；ホトレジスト
層、６１：第３の半導体層、６２：アンドープの第２の
半導体層、８１：第２の半導体のバッファ層、８２：ｎ
型の第１の半導体層、Ｅｃ：伝導帯下端のエネルギーレ
ベル、Ｅ■：価電子’Ｎ上端のエネルギーレベル、ＥＦ
：フェルミレベルである。 第１図 オ ２ 図 （０） （ｂｌ 第３図 オ ４ 図 ２４（ａ） （ｂ） ７１−５ 図 オ ５ 図 ７１−８ 図
Claims (1)
- 【特許請求の範囲】 １ 高純度あるいはｎ型低不純物密度の第１の半導体層
と、第１の半導体より電子親和力の小さい第２の半導体
のｎ型層とのへテロ接合界面の第１の半導体層側の電子
チャネルを用いる半導体装置において、該電子チャネル
のキャリア数を制御する手段として、電極下に一層を有
するゲート電極と、ショットキ障壁型のゲート電極とを
備えていることを特徴とする集積型半導体装置。 ２ 高純度あるいはｎ型低不純物密度の第１の半導体層
と、第１の半導体よシミ子親和力とバンドギャップの和
の大きい第２の半導体のｎ型層とのへテロ接合界面の第
１の半導体層側の正孔チャネルを用いる半導体装置にお
いて、該正孔チャネルのキャリア数を制御する手段とし
て、電極下にｎ十層を有するゲート電極と、ショットキ
障壁型のゲート電極とを備えていることを特徴とする集
積型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002173A JP2655594B2 (ja) | 1984-01-10 | 1984-01-10 | 集積型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002173A JP2655594B2 (ja) | 1984-01-10 | 1984-01-10 | 集積型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145671A true JPS60145671A (ja) | 1985-08-01 |
| JP2655594B2 JP2655594B2 (ja) | 1997-09-24 |
Family
ID=11521970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002173A Expired - Lifetime JP2655594B2 (ja) | 1984-01-10 | 1984-01-10 | 集積型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655594B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011205029A (ja) * | 2010-03-26 | 2011-10-13 | Sanken Electric Co Ltd | 半導体装置 |
| CN118039690A (zh) * | 2024-04-11 | 2024-05-14 | 安徽大学 | 半导体结构、制备方法和栅极异质结上分压标定测算方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143587A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置 |
| JPS58147169A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高電子移動度トランジスタの製造方法 |
| JPS59172272A (ja) * | 1983-03-19 | 1984-09-28 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
-
1984
- 1984-01-10 JP JP59002173A patent/JP2655594B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143587A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置 |
| JPS58147169A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高電子移動度トランジスタの製造方法 |
| JPS59172272A (ja) * | 1983-03-19 | 1984-09-28 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011205029A (ja) * | 2010-03-26 | 2011-10-13 | Sanken Electric Co Ltd | 半導体装置 |
| CN118039690A (zh) * | 2024-04-11 | 2024-05-14 | 安徽大学 | 半导体结构、制备方法和栅极异质结上分压标定测算方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2655594B2 (ja) | 1997-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5705827A (en) | Tunnel transistor and method of manufacturing same | |
| US5001536A (en) | Semiconductor device | |
| JPH05110086A (ja) | トンネルトランジスタ | |
| JPS59124171A (ja) | ２重ヘテロ接合ｆｅｔ | |
| KR900000208B1 (ko) | N-채널 및 p-채널 트랜지스터들을 포함하는 반도체장치 및 그의 제조방법 | |
| JPH024140B2 (ja) | ||
| JPS5922367A (ja) | 半導体装置 | |
| JPS61147577A (ja) | 相補型半導体装置 | |
| US5107314A (en) | Gallium antimonide field-effect transistor | |
| JPS60145671A (ja) | 集積型半導体装置 | |
| JP2701583B2 (ja) | トンネルトランジスタ及びその製造方法 | |
| JPH02111073A (ja) | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 | |
| JPS63244779A (ja) | 電界効果トランジスタ | |
| JP2530806B2 (ja) | 相補型論理構造 | |
| JPH05335593A (ja) | 浮動電子通路電界効果トランジスタ及びその製造方法 | |
| JPS60136380A (ja) | 半導体装置 | |
| JP2715868B2 (ja) | 電界効果トランジスタ | |
| JPS60176275A (ja) | 集積型半導体装置 | |
| JP2503594B2 (ja) | 半導体集積装置及びその製造方法 | |
| JPH0513462A (ja) | 化合物半導体構造 | |
| JPH0695531B2 (ja) | 電界効果型トランジスタ | |
| JPH05283439A (ja) | 半導体装置 | |
| JP2861590B2 (ja) | トンネルトランジスタ | |
| JPS63196079A (ja) | ヘテロ接合ｆｅｔ | |
| JPS62209866A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |