JP2001007324A - トンネルトランジスタおよびその製造方法 - Google Patents
トンネルトランジスタおよびその製造方法Info
- Publication number
- JP2001007324A JP2001007324A JP17181499A JP17181499A JP2001007324A JP 2001007324 A JP2001007324 A JP 2001007324A JP 17181499 A JP17181499 A JP 17181499A JP 17181499 A JP17181499 A JP 17181499A JP 2001007324 A JP2001007324 A JP 2001007324A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- gaas
- conductivity type
- layer
- tunnel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
ル現象利用のトランジスタとその作製方法を提供する。 【構成】 本発明のトンネルトランジスタは、基板1の
上に、一導電型を有する縮退した第1の半導体2と、低
不純物濃度の半導体からなる分離層3と、第1の半導体
2と反対の導電型を有し縮退した第2の半導体4と、第
1の半導体と同一導電型を有し、縮退した第3の半導体
5からなる積層構造を有し、第1の半導体2から第3の
半導体5の露出表面に第1の半導体2と同一導電型を有
する第4の半導体6と、第3の半導体5および第4の半
導体6よりも禁止帯幅が広い材料からなる絶縁層7と、
絶縁層7上のゲート電極8とを有し、第1の半導体2と
第2の半導体4にそれぞれオーミック接合を形成するソ
ース電極9およびドレイン電極10を有している。本構
造のトンネルトランジスタおよびその製造方法により、
トンネル接合が成長中断せずに形成できるので、接合界
面における残留不純物濃度が少なくなり、余剰電流が1
桁以上減少する。その結果、負性抵抗特性が向上し、機
能素子としての応用範囲が広がる。
Description
作、多機能化が可能なトンネル現象利用のトランジスタ
とその製造方法に関するものである。
ンネル現象を利用し、高集積化、多機能化が可能なトラ
ンジスタとしてトンネルトランジスタが提案されてい
る。このデバイスとその作製方法については例えば、特
許公報第2778447号に開示された技術(トンネル
トランジスタおよびその製造方法)に示されており、以
下この技術について説明する。
式図を図3に示す。このトランジスタは、基板1の上
に、一導電型を有する縮退した第1の半導体2と、低不
純物濃度の半導体からなる分離層3と、第1の半導体2
と反対の導電型を有し縮退した第2の半導体4とからな
る積層構造を有し、第1の半導体2から第2の半導体4
の露出表面に第1の半導体2と同一導電型を有する縮退
した第4の半導体6と、第4の半導体6よりも禁止帯幅
が広い材料からなる絶縁層7と、絶縁層7上のゲート電
極8とを有し、第1の半導体2と第2の半導体4にそれ
ぞれオーミック接合を形成するソース電極9およびドレ
イン電極10を有している。
を、基板1に半絶縁性GaAs、第1の半導体2にn+
−GaAs、分離層3にアンド−プGaAs、第2の半
導体4にp+−GaAs、第4の半導体6にn+−GaA
s、絶縁層7にアンド−プAl 0.3Ga0.7As、ゲ−ト
電極8にAl、ソース電極9にAuGe/Au、ドレイ
ン電極10にAuZn/Auを用いた場合について説明
する。
極9・ドレイン電極10間に電圧を印加する。チャネル
層となる第4の半導体6とドレイン領域となる第2の半
導体4とが接しているところには、トンネルダイオード
(エサキダイオード)と同様の接合が形成され、結果とし
てソース・ドレイン間にはトンネル効果による電流(ト
ンネル電流)が流れる。特にドレイン電極10に正の電
圧を印加すると、エサキダイオードが順方向バイアスに
なるため、その電流−電圧特性には微分負性抵抗特性が
現れる。トンネル電流の大きさはチャネルに誘起される
電子の濃度に依存するため、この微分負性抵抗特性はゲ
−ト電極8に印加する電圧により制御されることにな
り、機能を有するトランジスタ動作が得られる。
製造方法について説明する。まず、半絶縁性のGaAs
基板1上に、第1の半導体となる厚さ400nmのn+
−GaAs層2(濃度1x1019mー3のSiをド−パン
トとして含んでいる。)、分離層となる厚さ200nm
のアンド−プGaAs層3、第2の半導体となる厚さ1
00nmのp+−GaAs層4(濃度1x1020cmー3B
eをド−パントとして含んでいる。)を順次、分子線エ
ピタキシ−法にて形成する。
り除去し、分離層3および第1の半導体を露出させる。
その後、露出した表面に再び分子線エピタキシ−法にて
第4の半導体である厚さ20nmのn+−GaAs層6
(濃度1x1019cmー3のSiをド−パントとして含ん
でいる。)および絶縁層となる厚さ40nmのAl0.3G
a0.7As層7を成長する。
蒸着した後、Al/Al0.3Ga0.7As層/n+−GaA
s層をゲ−ト電極8の形状にエッチングする。最後に、
エッチングにより露出した第1の半導体上にソ−ス電極
としてAuGe/Au、第2の半導体上にドレイン電極
としてAuZn/Auをそれぞれ形成し、完成となる。
ジスタでは、バンド間トンネル接合が第2の半導体と第
4の半導体との接合部分に形成される。しかるに、第2
の半導体を形成後、第4の半導体を形成する間には第1
から第2の半導体表面を露出させるエッチング工程があ
るため、第2の半導体と第4の半導体の接合界面にはエ
ッチング工程で生じた不純物が存在する。この残留不純
物により、接合界面におけるリ−ク電流が増加し、素子
特性が劣化する。
する問題点に鑑みてなされたものであって、バンド間ト
ンネル接合が形成される接合面における残留不純物の量
を低減し、素子特性の優れたトンネルトランジスタを提
供することを目的とする。
め、本発明に係るトンネルトランジスタは、「基板上
に、一導電型を有する第1の半導体と、低不純物濃度の
半導体からなる分離層と、前記第1の半導体と反対の導
電型を有し縮退した第2の半導体と、前記第1の半導体
と同一の導電型を有する縮退した第3の半導体からなる
積層構造と、前記第1の半導体から第3の半導体の露出
表面に第1の半導体と同一導電型を有する第4の半導体
と、前記第3および第4の半導体よりも禁止帯幅が広い
材料からなる絶縁層と、前記絶縁層上の電極と、前記第
1の半導体と第2の半導体にそれぞれオーミック接合を
形成する1対の電極とを有すること」(請求項1)、を
特徴とする。
ーブGaAsであること(請求項2)、 ・前記第1ないし第4の半導体は、GaAs,Si,G
e,InP,InGaAs,GaSb,およびInAs
の中から選択された一の材料であること(請求項3)、 ・前記絶縁層は、AlGaAs,SiO2,Si3N4お
よびAlN中から選択された一の材料であること(請求
項4)、 ・前記第3および第4の半導体よりも禁止帯幅が広い材
料からなる前記絶縁層は、Siに対しはGaP、InG
aAsに対しはInAlAs又はInP、GaSb又は
InAsに対しはAlGaSbであること(請求項
5)、 ・基板は半絶縁性GaAs、第1の半導体2はn+−G
aAs、分離層3はアンド−プGaAs、第2の半導体
4はp+−GaAs、第3の半導体5はn+−GaAs、
第4の半導体6はn−GaAs、絶縁層7はアンド−プ
Al0.3Ga0.7Asであること(請求項6)、を特徴と
する。
は、「少なくとも表面が絶縁性の基板上に、選択的に形
成された一導電型を有する第1の半導体と、前記基板上
の第1の半導体と異なる位置に選択的に形成された、前
記第1の半導体と反対の導電型を有し縮退した第2の半
導体と前記第1の半導体と同一の導電型を有する第3の
半導体からなる積層構造と、前記第1および第3の半導
体表面の少なくとも一部に接し、かつ前記第1の半導体
と同一の導電型を有する第4の半導体と、前記第4の半
導体上の、前記第3および第4の半導体よりも禁止帯幅
が広い材料からなる絶縁層と、前記絶縁層上の電極と、
前記第1の半導体と第2の半導体にそれぞれオーミック
接合を形成する1対の電極と、を有すること」(請求項
7)、を特徴とする。
e,InP,InGaAs,GaSb,およびInAs
の中から選択された一の材料であること(請求項8)、 ・前記絶縁層は、AlGaAs,SiO2,Si3N4お
よびAlN中から選択された一の材料であること(請求
項9)、 ・前記第3および第4の半導体よりも禁止帯幅が広い材
料からなる前記絶縁層は、Siに対しはGaP、InG
aAsに対しはInAlAs又はInP、GaSb又は
InAsに対しはAlGaSbであること(請求項1
0)、 ・基板は半絶縁性GaAs、第1の半導体はn+−Ga
As、第2の半導体はp+−GaAs、第3の半導体は
n+−GaAs、第4の半導体はn−GaAs、絶縁層
はアンド−プAl0.3Ga0.7Asであること(請求項1
1)、を特徴とする。
方法は、「基板上に、一導電型を有する第1の半導体
と、低不純物濃度の半導体からなる分離層と、前記第1
の半導体と反対の導電型を有し縮退した第2の半導体
と、前記第1の半導体と同一の導電型を有する縮退した
第3の半導体とを積層する工程と、前記第1の半導体と
前記分離層と前記第2および第3の半導体の側壁を露出
させる工程と、露出された表面に、第1の半導体と同一
導電型を有する第4の半導体と、前記第3および第4の
半導体よりも禁止帯幅が広い材料からなる絶縁層と、前
記絶縁層上の電極とを形成する工程と、前記第1の半導
体と第2の半導体にそれぞれオーミック接合を形成する
1対の電極を形成する工程と、を含むこと」(請求項1
2)、を特徴とする。
の製造方法は、「少なくとも表面が絶縁性の基板上に、
一導電型を有する第1の半導体を選択的に形成する工程
と、前記第1の半導体と反対の導電型を有し縮退した第
2の半導体と前記第1の半導体と同一の導電型を有する
第3の半導体からなる積層構造を前記第1の半導体の形
成場所と異なる位置に選択的に形成する工程と、前記第
1および第3の半導体表面の少なくとも一部に接し、か
つ前記第1の半導体と同一の導電型を有する第4の半導
体を形成する工程と、前記第4の半導体上に、前記第3
および第4の半導体よりも禁止帯幅が広い材料からなる
絶縁層と、前記絶縁層上の電極とを形成する工程と、前
記第1の半導体と第2の半導体にそれぞれオーミック接
合を形成する1対の電極を形成する工程と、を含むこ
と」(請求項13)、を特徴とする。
げ、具体的に説明するが、本発明は、以下の実施例にの
み限定されるものではなく、前記本発明に係る特徴の範
囲内で種々の変形、変更が可能である。以下、本発明に
ついて好適な実施例を示す図面を参照して詳細に説明す
る。
施例(以下「実施例1」という)を示す。図1において
図3と同じ記号は図3と同等の機能を果たすものであ
る。このトンネルトランジスタは、基板1の上に、一導
電型を有する縮退した第1の半導体2と、低不純物濃度
の半導体からなる分離層3と、第1の半導体2と反対の
導電型を有し縮退した第2の半導体4と、第1の半導体
と同一導電型を有し、縮退した第3の半導体5からなる
積層構造を有し、第1の半導体2から第3の半導体5の
露出表面に第1の半導体2と同一導電型を有する第4の
半導体6と、第3の半導体5および第4の半導体6より
も禁止帯幅が広い材料からなる絶縁層7と、絶縁層7上
のゲート電極8とを有し、第1の半導体2と第2の半導
体4にそれぞれオーミック接合を形成するソース電極9
およびドレイン電極10を有している。
1に半絶縁性GaAs、第1の半導体2にn+−GaA
s、分離層3にアンド−プGaAs、第2の半導体4に
p+−GaAs、第3の半導体5にn+−GaAs、第4
の半導体6にn−GaAs、絶縁層7にアンド−プAl
0.3Ga0.7As、ゲ−ト電極8にAl、ソース電極9に
AuGe/Au、ドレイン電極10にAuZn/Auを
用いた場合について説明する。
極9・ドレイン電極10間に電圧を印加する。第2の半
導体と第3の半導体の接合部にバンド間トンネル接合が
形成される。第1の半導体と第3の半導体は第4の半導
体6により接続されるため、ソース・ドレイン間にはト
ンネル電流が流れる。特にドレイン電極10に正の電圧
を印加すると、トンネル接合が順方向バイアスになるた
め、その電流−電圧特性には微分負性抵抗特性が現れ
る。ゲ−ト電極に印加する電圧により、ゲ−ト下の第3
および第4の半導体中の電子濃度を変化させることがで
き、結果としてソ−ス・ドレイン間のトンネル電流を制
御するトランジスタ動作が得られる。
の製造方法について説明する。まず、半絶縁性のGaA
s基板1上に、第1の半導体となる厚さ400nmのn
+−GaAs層2(濃度1x1019cmー3のSiをド−パ
ントとして含んでいる。)、分離層となる厚さ200n
mのアンド−プGaAs層3、第2の半導体となる厚さ
100nmのp+−GaAs層4(濃度1x1020cmー3
のBeをド−パントとして含んでいる。)、第3の半導
体となる厚さ18nmのn+−GaAs層5(濃度1x1
019cmー3のSiをド−パントとして含んでいる。)を
順次、分子線エピタキシ−法にて形成する。
り除去し、第1の半導体から第3の半導体の表面を露出
させる。その後、露出した表面に再び分子線エピタキシ
−法にて第4の半導体である厚さ12nmのn−GaA
s層6(濃度2x1018cmー 3のSiをド−パントとし
て含んでいる。)および絶縁層となる厚さ40nmのA
l0.3Ga0.7As層7を成長する。
蒸着した後、Al/Al0.3Ga0.7As層/n+−GaA
s層をゲ−ト電極8の形状にエッチングする。最後にゲ
−ト領域以外のn+−GaAs層をエッチング除去した
後、第1の半導体上にソ−ス電極としてAuGe/A
u、第2の半導体上にドレイン電極としてAuZn/A
uをそれぞれ形成し、完成となる。
製造方法により、トンネル接合が成長中断せずに形成で
きるので、接合界面における残留不純物濃度が少なくな
り、余剰電流が1桁以上減少する。なお、本構造では第
4の半導体層はトンネル接合の形成に関わらないので、
必ずしも縮退している必要はない。また、第2の半導体
はその側壁において第4の半導体層と接しているが、そ
の接合面積は、第2の半導体と第3の半導体からなるト
ンネル接合の面積に比し、著しく小さいので、その影響
は無視できる。
施例(以下「実施例2」という)を示す。図2において
図3と同じ記号は図3と同等の機能を果たすものであ
る。このトンネルトランジスタは、表面が絶縁性の基板
1上に選択的に形成された一導電型を有する第1の半導
体2と、基板1上の第1の半導体2と異なる位置に選択
的に形成された、第1の半導体と反対の導電型を有し縮
退した第2の半導体4と第1の半導体と同一の導電型を
有する第3の半導体5からなる積層構造と、第1および
第3の半導体表面の少なくとも一部に接し、かつ第1の
半導体と同一の導電型を有する第4の半導体6と、第3
の半導体5および第4の半導体6よりも禁止帯幅が広い
材料からなる絶縁層7と、絶縁層上のゲ−ト電極8と、
第1の半導体2と第2の半導体4にそれぞれオーミック
接合を形成するソース電極9およびドレイン電極10を
有している。
1に半絶縁性GaAs、第1の半導体2にn+−GaA
s、第2の半導体4にp+−GaAs、第3の半導体5
にn+−GaAs、第4の半導体6にn−GaAs、絶
縁層7にアンド−プAl0.3Ga0.7As、ゲ−ト電極8
にAl、ソース電極9にAuGe/Au、ドレイン電極
10にAuZn/Auを用いた場合について説明する。
極9・ドレイン電極10間に電圧を印加する。前記実施
例1と同様、第2の半導体と第3の半導体の接合部にバ
ンド間トンネル接合が形成される。第1の半導体と第3
の半導体は第4の半導体6により接続されるため、ソー
ス・ドレイン間にはトンネル電流が流れる。特にドレイ
ン電極10に正の電圧を印加すると、トンネル接合が順
方向バイアスになるため、その電流−電圧特性には微分
負性抵抗特性が現れる。ゲ−ト電極に印加する電圧によ
り、ゲ−ト下の第3および第4の半導体中の電子濃度を
変化させることができ、結果としてソ−ス・ドレイン間
のトンネル電流を制御するトランジスタ動作が得られ
る。
タの製造方法について説明する。まず、半絶縁性のGa
As基板1上に、第1の半導体となる厚さ100nmの
n+−GaAs層2(濃度1x1019cmー3のSiをド−
パントとして含んでいる。)を分子線エピタキシ−法に
て形成後、ソ−ス領域以外をエッチングにて除去する。
次に、第2の半導体となる厚さ100nmのp+−Ga
As層4(濃度1x102 0mー3のBeをド−パントとし
て含んでいる。)、および、第3の半導体となる厚さ1
8nmのn+−GaAs層5(濃度1x1019cmー3のS
iをド−パントとして含んでいる。)を順次、分子線エ
ピタキシ−法にて形成する。ドレイン領域以外の第2お
よび第3の半導体をエッチングにより除去した後、露出
した表面に再び分子線エピタキシ−法にて第4の半導体
である厚さ12nmのn−GaAs層6(濃度2x1018
mー3のSiをド−パントとして含んでいる。)および絶
縁層となる厚さ40nmのAl0.3Ga0.7As層7を成
長する。さらにその上にゲ−ト電極となるAlを蒸着し
た後、Al/Al0.3Ga0.7As層/n−GaAs層をゲ
−ト電極8の形状にエッチングする。最後にドレイン領
域上のn+−GaAs層をエッチング除去した後、第1
の半導体上にソ−ス電極としてAuGe/Au、第2の
半導体上にドレイン電極としてAuZn/Auをそれぞ
れ形成し、完成となる。
ランジスタおよびその製造方法により、トンネル接合が
成長中断せずに形成できるので、接合界面における残留
不純物濃度が少なくなり、余剰電流が1桁以上減少す
る。本構造では、ソ−ス領域とドレイン領域は垂直方向
の重なりがなく、プレ−ナ構造となっている。その結
果、ソ−ス・ドレイン間の寄生容量が低減し、高速動作
に適する。
ル接合の形成に関わらないので、必ずしも縮退している
必要はない。また、第2の半導体はその側壁において第
4の半導体層と接しているが、その接合面積は、第2の
半導体と第3の半導体からなるトンネル接合の面積に比
し、著しく小さいので、その影響は無視できる。
いた半導体材料としてGaAsしか示さなかったが、こ
れらの層はSi、Ge、InP、InGaAs、GaS
b、InAsなど他の半導体でも本発明が適用できるこ
とは明らかである。
を用いたが、SiO2やSi3N4、AlNなどの他の絶
縁体や、第3および第4の半導体よりも禁止帯幅が広い
半導体材料(例えば、Siに対しGaP、InGaAs
に対しInAlAsやInP、GaSbやInAsに対
しAlGaSbなど)であっても良い。
の製造方法では、トンネル接合の界面が再成長界面にな
らないので、トンネル接合における残留不純物が少なく
なる。その結果、良質の接合界面が得られ、その負性抵
抗特性が向上し、機能素子としての応用範囲が広がる。
の構造模式図である。
の構造模式図である。
る。
Claims (13)
- 【請求項1】 基板上に、一導電型を有する第1の半導
体と、低不純物濃度の半導体からなる分離層と、前記第
1の半導体と反対の導電型を有し縮退した第2の半導体
と、前記第1の半導体と同一の導電型を有する縮退した
第3の半導体からなる積層構造と、前記第1の半導体か
ら第3の半導体の露出表面に第1の半導体と同一導電型
を有する第4の半導体と、前記第3および第4の半導体
よりも禁止帯幅が広い材料からなる絶縁層と、前記絶縁
層上の電極と、前記第1の半導体と第2の半導体にそれ
ぞれオーミック接合を形成する1対の電極とを有するこ
とを特徴とするトンネルトランジスタ。 - 【請求項2】 前記低不純物濃度の半導体からなる分離
層は、アンドーブGaAsであることを特徴とする請求
項1記載のトンネルトランジスタ。 - 【請求項3】 前記第1ないし第4の半導体は、GaA
s,Si,Ge,InP,InGaAs,GaSb,お
よびInAsの中から選択された一の材料であることを
特徴とする請求項1記載のトンネルトランジスタ。 - 【請求項4】 前記絶縁層は、AlGaAs,Si
O2,Si3N4およびAlN中から選択された一の材料
であることを特徴とする請求項1記載のトンネルトラン
ジスタ。 - 【請求項5】 前記第3および第4の半導体よりも禁止
帯幅が広い材料からなる前記絶縁層は、Siに対しはG
aP、InGaAsに対しはInAlAs又はInP、
GaSb又はInAsに対しはAlGaSbであること
を特徴とする請求項1記載のトンネルトランジスタ。 - 【請求項6】 基板は半絶縁性GaAs、第1の半導体
2はn+−GaAs、分離層3はアンド−プGaAs、
第2の半導体4はp+−GaAs、第3の半導体5はn+
−GaAs、第4の半導体6はn−GaAs、絶縁層7
はアンド−プAl0.3Ga0.7Asであることを特徴とす
る請求項1記載のトンネルトランジスタ。 - 【請求項7】 少なくとも表面が絶縁性の基板上に、選
択的に形成された一導電型を有する第1の半導体と、前
記基板上の第1の半導体と異なる位置に選択的に形成さ
れた、前記第1の半導体と反対の導電型を有し縮退した
第2の半導体と前記第1の半導体と同一の導電型を有す
る第3の半導体からなる積層構造と、前記第1および第
3の半導体表面の少なくとも一部に接し、かつ前記第1
の半導体と同一の導電型を有する第4の半導体と、前記
第4の半導体上の、前記第3および第4の半導体よりも
禁止帯幅が広い材料からなる絶縁層と、前記絶縁層上の
電極と、前記第1の半導体と第2の半導体にそれぞれオ
ーミック接合を形成する1対の電極と、を有することを
特徴とするトンネルトランジスタ。 - 【請求項8】 前記第1ないし第4の半導体は、GaA
s,Si,Ge,InP,InGaAs,GaSb,お
よびInAsの中から選択された一の材料であることを
特徴とする請求項7記載のトンネルトランジスタ。 - 【請求項9】 前記絶縁層は、AlGaAs,Si
O2,Si3N4およびAlN中から選択された一の材料
であることを特徴とする請求項7記載のトンネルトラン
ジスタ。 - 【請求項10】 前記第3および第4の半導体よりも禁
止帯幅が広い材料からなる前記絶縁層は、Siに対しは
GaP、InGaAsに対しはInAlAs又はIn
P、GaSb又はInAsに対しはAlGaSbである
ことを特徴とする請求項7記載のトンネルトランジス
タ。 - 【請求項11】 基板は半絶縁性GaAs、第1の半導
体はn+−GaAs、第2の半導体はp+−GaAs、第
3の半導体はn+−GaAs、第4の半導体はn−Ga
As、絶縁層はアンド−プAl0.3Ga0.7Asであるこ
とを特徴とする請求項7記載のトンネルトランジスタ。 - 【請求項12】 基板上に、一導電型を有する第1の半
導体と、低不純物濃度の半導体からなる分離層と、前記
第1の半導体と反対の導電型を有し縮退した第2の半導
体と、前記第1の半導体と同一の導電型を有する縮退し
た第3の半導体とを積層する工程と、前記第1の半導体
と前記分離層と前記第2および第3の半導体の側壁を露
出させる工程と、露出された表面に、第1の半導体と同
一導電型を有する第4の半導体と、前記第3および第4
の半導体よりも禁止帯幅が広い材料からなる絶縁層と、
前記絶縁層上の電極とを形成する工程と、前記第1の半
導体と第2の半導体にそれぞれオーミック接合を形成す
る1対の電極を形成する工程と、を含むことを特徴とす
るトンネルトランジスタの製造方法。 - 【請求項13】 少なくとも表面が絶縁性の基板上に、
一導電型を有する第1の半導体を選択的に形成する工程
と、前記第1の半導体と反対の導電型を有し縮退した第
2の半導体と前記第1の半導体と同一の導電型を有する
第3の半導体からなる積層構造を前記第1の半導体の形
成場所と異なる位置に選択的に形成する工程と、前記第
1および第3の半導体表面の少なくとも一部に接し、か
つ前記第1の半導体と同一の導電型を有する第4の半導
体を形成する工程と、前記第4の半導体上に前記第3お
よび第4の半導体よりも禁止帯幅が広い材料からなる絶
縁層と、前記絶縁層上の電極とを形成する工程と、前記
第1の半導体と第2の半導体にそれぞれオーミック接合
を形成する1対の電極を形成する工程と、を含むことを
特徴とするトンネルトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17181499A JP3446664B2 (ja) | 1999-06-18 | 1999-06-18 | トンネルトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17181499A JP3446664B2 (ja) | 1999-06-18 | 1999-06-18 | トンネルトランジスタおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001007324A true JP2001007324A (ja) | 2001-01-12 |
JP3446664B2 JP3446664B2 (ja) | 2003-09-16 |
Family
ID=15930236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17181499A Expired - Fee Related JP3446664B2 (ja) | 1999-06-18 | 1999-06-18 | トンネルトランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3446664B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009012276A2 (en) * | 2007-07-16 | 2009-01-22 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
US7843016B2 (en) | 2007-07-16 | 2010-11-30 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
KR101057189B1 (ko) | 2008-11-12 | 2011-08-16 | 주식회사 하이닉스반도체 | 단채널 효과를 억제하는 트랜지스터 및 그 제조방법 |
JP2017175140A (ja) * | 2009-10-30 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
CN109390394A (zh) * | 2017-08-03 | 2019-02-26 | 联华电子股份有限公司 | 穿隧场效晶体管及其制作方法 |
-
1999
- 1999-06-18 JP JP17181499A patent/JP3446664B2/ja not_active Expired - Fee Related
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009012276A2 (en) * | 2007-07-16 | 2009-01-22 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
WO2009012276A3 (en) * | 2007-07-16 | 2009-03-26 | Ibm | Asymmetric field effect transistor structure and method |
US7843016B2 (en) | 2007-07-16 | 2010-11-30 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
US7915670B2 (en) | 2007-07-16 | 2011-03-29 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
US8053314B2 (en) | 2007-07-16 | 2011-11-08 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
US8288806B2 (en) | 2007-07-16 | 2012-10-16 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
KR101057189B1 (ko) | 2008-11-12 | 2011-08-16 | 주식회사 하이닉스반도체 | 단채널 효과를 억제하는 트랜지스터 및 그 제조방법 |
US8703564B2 (en) | 2008-11-12 | 2014-04-22 | SK Hynix Inc. | Method for manufacturing a transistor for preventing or reducing short channel effect |
JP2017175140A (ja) * | 2009-10-30 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
CN109390394A (zh) * | 2017-08-03 | 2019-02-26 | 联华电子股份有限公司 | 穿隧场效晶体管及其制作方法 |
CN109390394B (zh) * | 2017-08-03 | 2022-08-02 | 联华电子股份有限公司 | 穿隧场效晶体管及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3446664B2 (ja) | 2003-09-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4958201A (en) | Resonant tunneling minority carrier transistor | |
US5798540A (en) | Electronic devices with InAlAsSb/AlSb barrier | |
JPH0435904B2 (ja) | ||
JP3376078B2 (ja) | 高電子移動度トランジスタ | |
JP3177951B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
JPH03108339A (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
JP3446664B2 (ja) | トンネルトランジスタおよびその製造方法 | |
EP0602671B1 (en) | Heterojunction field effect transistor having an improved transistor characteristic | |
JP2701583B2 (ja) | トンネルトランジスタ及びその製造方法 | |
US7705377B2 (en) | Field effect transistor comprising compound semiconductor | |
JPH088360B2 (ja) | トンネルトランジスタおよびその製造方法 | |
JP3230503B2 (ja) | トンネルトランジスタとその製造方法 | |
JP3119207B2 (ja) | 共鳴トンネルトランジスタおよびその製造方法 | |
JP2817726B2 (ja) | トンネルトランジスタ及びその製造方法 | |
JP2001332565A (ja) | 負性微分抵抗素子およびその製造方法 | |
JPH0684959A (ja) | 高電子移動度電界効果半導体装置 | |
JP2658934B2 (ja) | トンネルトランジスタ | |
JPH028450B2 (ja) | ||
JPH09102600A (ja) | 電界効果トランジスタ,及びその製造方法 | |
EP0817276A1 (en) | Semiconductor device and production method therefor | |
JPH07297408A (ja) | トンネルトランジスタおよびその製造方法 | |
JP2778447B2 (ja) | トンネルトランジスタおよびその製造方法 | |
JPH06151469A (ja) | 化合物半導体装置 | |
JPH10107274A (ja) | トンネルトランジスタ及びその製造方法 | |
JP3323008B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070704 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313114 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100704 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |