JP2696051B2 - テストパターン発生装置および方法 - Google Patents
テストパターン発生装置および方法Info
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- JP2696051B2 JP2696051B2 JP5101710A JP10171093A JP2696051B2 JP 2696051 B2 JP2696051 B2 JP 2696051B2 JP 5101710 A JP5101710 A JP 5101710A JP 10171093 A JP10171093 A JP 10171093A JP 2696051 B2 JP2696051 B2 JP 2696051B2
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- JP
- Japan
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- data
- test
- test pattern
- expected value
- lsi
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- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
【0001】
【発明の利用分野】本発明は、メモリテストに用いられ
るテストパターン発生装置に係り、特に被検査LSI
(大規模集積回路)のメモリ周辺のロジック構成に応じ
て、テストパターンの出力タイミングをずらして発生す
るのに好適なテストパターン発生装置に関するものであ
る。 【0002】 【発明の背景】従来から、半導体メモリを対象にして、
その被検査メモリをテストするためのアドレス,デー
タ,読出し,書込み制御信号等のテストパターンをマイ
クロプログラムコントロール方式などによって発生する
テストパターン発生装置が知られている。それは半導体
メモリだけを対象としているので、発生されたテストパ
ターンは、マイクロプログラムに記述された1ステップ
ごとの内容の処理結果が1ステップごと同時に被検査メ
モリに対して与えられるように構成されている。もちろ
ん、与えられるデータに基づいて被検査メモリの詳細な
タイミング性能を調べるため、タイミング発生器からの
種々の異なったタイミング信号を用い、被検査メモリへ
の入力タイミングを微妙に変化させうる機能がメモリテ
スタの必要な1機能として設けられていることも知られ
ている。特に、被検査メモリへのデータの入力後、被検
査メモリ内での信号伝達遅延後に出力された出力データ
が期待値データと比較されるので、再びテスタに戻って
くるまでのラウンドトリップデイレイを考慮し、期待値
データは入力パターンデータよりも時間的に遅延させる
ことが知られている。そして、これらは、パターン発生
装置から発生された1ステップごとのデータに対し、最
大でも1ステップ後までの範囲(発生されたステップも
含めてステップ以内)の高精度で時間的位置決め制御が
行われるようになっている。しかしながら、反面、この
1ステップ後を超えるような位置までずらして制御する
ことは、高精度を必要とする従来のタイミング発生器を
用いたのでは困難である。たとえば、このような信号の
遅延をカウンタによって行うことを考えた場合、高精度
化のために分解能を高く取っているので、カウンタの段
数が多くなって精度的にもハードウエアの規模としても
実現が困難となっていた。 【0003】近年、メモリとロジックの両機能を内蔵し
た高機能のLSIにおいて、この問題点が顕在化してき
た。 【0004】図1は、メモリ・ロジック両機能内蔵のL
SIの一例の構成図であって、高速化や他のロジックと
のタイミング合わせを目的としたレジスタ(パイプライ
ンレジスタ)がメモリの周辺に設けられたLSIの回路
例を示すものである。ここで、メモリ1のアドレス入力
Addの前には、2段の各パイプラインレジスタ2,
3、データ入力DINおよび書込み・読出し制御信号(メ
モリ制御信号)入力WEの前には各1段のパイプライン
レジスタ4,5、更にデータ出力DOUTの後には3段の
各パイプラインレジスタ6,7,8が設けられ、それぞ
れ同一のクロック入力CKで制御される。 【0005】図2は、メモリテストパターンの一例の記
述フォーマット図であって、メモリをテストするために
記述される一般的なマイクロプログラム命令を示したも
のである。ステップ番号S1では、アドレスA1にデータ
D1を書込み命令Wによって書き込む命令を、ステップ
番号S2では、アドレスA2のデータを読み出し命令Rに
よって読みだし、期待値D0を比較させる命令を記述し
たものである。なお、いずれの場合でもシーケンス命令
種別(例えばインクリメントInc)を含んでいる。もち
ろん、印加データと期待値データとが同一フィールドに
記述され、読出し/書込み命令R/Wに応じて、その内
容が各個に使い分けられるようになっている場合もあ
る。 【0006】図3は、従来のテストパターン発生装置に
よる被検査LSIの動作タイミング図であって、図2の
ように記述されたテストパターンの発生命令を、従来の
テストパターン発生装置によって図1の被検査LSIに
入力した場合のデータタイミング関係を示すものであ
る。なお、図中で符号9〜20で示す各データは、図1
中で同符号を付した箇所におけるものである。 【0007】メモリを対象とした従来のパターン発生装
置によれば、図2のステップS1に書かれた書各内容
A1,Di,Wは同時にタイミングT1で出力される。い
ま、図1のクロック入力16がパターン発生装置のステ
ップタイミング(通常、テスタ動作の説明ではこれをテ
ストサイクルと呼ぶが、ここではテストプログラムのス
テップに対応して説明するため、以下、ステップタイミ
ングと称して説明する)T1,T2,…と同一とした場
合、これら出力されたA1,Di,Wは、それぞれタイ
ミングT3,T2,T2(図3中、〇印で示したもの)で
メモリ入力端に到達する。また、図2のステップS2で
記述された各内容A2,Rは、それぞれタイミングT4,
T3(図3中、◎印で示したもの)でメモリ入力端に到
達し、メモリからの出力データD0は、タイミングT
7(図3中、◎印で示したもの)でLSIの出力端に到
達する。したがって、図2で記述したパターンデータ
は、メモリの入力端では正しく入力されず、このような
タイミングずれは、メモリ・ロジック両機能内蔵のLS
Iの構成によって各個に異なったものとなり、従来のパ
ターン発生装置では対応が不可能となることが明らかで
ある。 【0008】 【発明の目的】本発明の目的は、上記した従来技術の欠
点をなくし、テストパターンの出力タイミングを被検査
LSIに応じてプログラマブルに変えることができるパ
ターン発生器を提供することにある。 【0009】 【発明の概要】本発明はアドレスおよびデータの各入力
端と、メモリ部と、上記各入力端よりメモリ部の各入力
部に夫々接続した所定のテストサイクルごとに少なくも
1個のパイプラインレジスタとよりなる被検査LSIを
テストするテストパターン発生装置において、該テスト
パターン発生装置は信号に対して夫々発生点より遅延段
階の調整が可能なステップタイミングを調整し、上記テ
ストサイクルごとに少なくもアドレスおよびデータのテ
ストパターンを発生し、少くとも上記被検査LSIの出
力データに対応する期待値データを発生し、上記発生し
たテストパターンにより上記メモリ部およびパイプライ
ンレジスタを介して出力する上記被検査LSIの出力デ
ータと該出力データの上記期待値データとが同一テスト
サイクル内で比較できるよう上記期待値データの出力タ
イミングを調整することを特徴とする。 【0010】なお、これを補足して説明すると、たとえ
ば、テストパターン発生部(従来のテストパターン発生
装置に相当するもの)の出力段に、被検査LSI内のパ
イプラインの段数を調整(補償)するものを設け、その
パターンデータ(図2ではマイクロプログラムにより記
述されたもの)が上記LSIのメモリ入力端で正しく与
えられるようにするものである。 【0011】 【発明の実施例】以下、本発明の実施例を図に基づいて
説明する。図4は、本発明に係るテストパターン発生装
置の一実施例の構成概念図である。ここで、パイプライ
ン段数調整器22は、テストパターンの出力タイミング
調整手段に係り、パターン発生部21からのパターン出
力データの種類(アドレス,データ等)の数に応じ、各
パターン出力データのビット幅を有するシフトレジスタ
23〜26と、その任意段数から上記パターンデータを
入力するためのデータ入力プログラマブルポインタ27
〜30とからなっている。 【0012】各シフトレジスタ23〜26のシフト用の
クロックCK1〜CK4は、被検査LSIの構成が不明
なため、各独立に与えられるようにしているが、図1の
例を対象にした場合には、すべて共通としてパターン発
生ステップのS1,S2,…と同一タイミングでよいこと
は明らかである。そして、テスト開始までに図1の例に
対して本実施例の上記各ポインタ27〜30を、各シフ
トレジスタ23〜26の出力側から数えて1段目,2段
目,2段目,7段目(ビット対応各構成レジスタSR
1,SR2,SR2,SR7)にセットし、被検査LS
Iのメモリ周辺のパイプラインレジスタの段数と、シフ
トレジスタからデータが出力されるまでの段数とを加え
合わせた段数が各パターンデータについて等しくなるよ
うにしておく。 【0013】これにより、パターンプログラムを記述す
る際に、図1のようなLSI内部の構成を意識すること
なく、図2のようなプログラムを従来通りに記述するこ
とが可能となる。もちろん、パイプライン段数調整器2
2内の各シフトレジスタ23〜26の段数は、所望の被
検査LSIに対して充分なものを用意しておくととも
に、前述したように、入力データと期待値データとが同
一フィールドで表わされる場合は、R/W出力を用いて
パターン発生部21からの出力を、各シフトレジスタ2
3〜26に振り分けることにより、実現することが容易
に可能である。 【0014】また、各出力パターンデータに対する制御
クロックが異なる場合には、パイプライン段数調整器2
2の入力クロックとして、タイミング発生器から各個に
異なった位相を有する信号をシフトクロック信号として
与えればよい。図4のような概念を具体化することは容
易であり、シフトレジスタを使ってデータの入力位置を
変える本実施例の他にFIFO(先入れ先出しレジス
タ)を用いて、FIFOへのクロックを制御する方法等
も考えられる。 【0015】図5は、図4のシフトレジスタの一実施例
のブロック図であって、図4の実施例の印加データ出力
を制御しているシフトレジスタ24について示した具体
的回路構成例であり、シフトレジスタは7段構成のもの
となっている。ここで、31〜37は、シフトレジスタ
を構成するフリップフロップであり、パターン発生部2
1からの出力データは、データマルチプレクサ38〜4
4とポインタ発生器(例えば、いわゆる3−8デコー
ダ)45とから構成されるデータ入力プログラマブルポ
インタ28により、シフトレジスタ24の任意の段数か
ら入力することができる。 【0016】いま、ポインタ制御入力データ(図4の概
念図では図示省略にある。)として、上記ポインタ28
を図4の位置にセットするため、10進数値「2」が与
えられたとき、ポインタ発生器45の出力OUT0〜7
は、デコード出力46だけがH(高レベル)となり、残
りがL(低レベル)となる。 【0017】これにより、パターン発生部21からの出
力は、マルチプレクサ39からフリップフロップ32
(構成レジスタSR2)に直接入力され、他は各構成レ
ジスタ間のシフト動作に従ってシフトされる。そして、
フリップフロップ32よりも前段からの出力は、マルチ
プレクサ39の片側禁止入力ゲート48により、フリッ
プフロップ32とは切離される。一方それ以降のデータ
は、シフトクロックCK2により、そのまま構成レジス
タ間を出力端まで伝達される。 【0018】以上のように、本実施例では、あらかじめ
テスト前にポインタ制御入力データを被検査LSIの構
成に合わせてセットしておくことにより、前述した目的
を実現しうるものである。なお、本実施例では、パター
ンデータの種類(アドレス,データ等)ごとにまとめて
タイミングを制御するような構成としたが、同一データ
内の各ビット間でタイミングを変えなければならない場
合には、シフトクロック入力を各個別に設けることによ
って容易に実現可能なことは明らかである。 【0019】 【発明の効果】以上、詳細に説明したように、本発明に
よれば、被検査LSIのメモリ周辺のロジック構成に応
じて、出力タイミングを任意にずらして所望のテストパ
ターンを出力しうるテストパターン発生装置を実現する
ことができるので、めもり周辺に存在するロジック(主
にクロックを必要とする1段以上のレジスタ)を意識す
ることなく、メモリテストパターンの記述を行うことが
可能となり、LSIの検査,試験の高度化,高精度化,
信頼性向上,効率向上に顕著な効果が得られる。 【0020】
るテストパターン発生装置に係り、特に被検査LSI
(大規模集積回路)のメモリ周辺のロジック構成に応じ
て、テストパターンの出力タイミングをずらして発生す
るのに好適なテストパターン発生装置に関するものであ
る。 【0002】 【発明の背景】従来から、半導体メモリを対象にして、
その被検査メモリをテストするためのアドレス,デー
タ,読出し,書込み制御信号等のテストパターンをマイ
クロプログラムコントロール方式などによって発生する
テストパターン発生装置が知られている。それは半導体
メモリだけを対象としているので、発生されたテストパ
ターンは、マイクロプログラムに記述された1ステップ
ごとの内容の処理結果が1ステップごと同時に被検査メ
モリに対して与えられるように構成されている。もちろ
ん、与えられるデータに基づいて被検査メモリの詳細な
タイミング性能を調べるため、タイミング発生器からの
種々の異なったタイミング信号を用い、被検査メモリへ
の入力タイミングを微妙に変化させうる機能がメモリテ
スタの必要な1機能として設けられていることも知られ
ている。特に、被検査メモリへのデータの入力後、被検
査メモリ内での信号伝達遅延後に出力された出力データ
が期待値データと比較されるので、再びテスタに戻って
くるまでのラウンドトリップデイレイを考慮し、期待値
データは入力パターンデータよりも時間的に遅延させる
ことが知られている。そして、これらは、パターン発生
装置から発生された1ステップごとのデータに対し、最
大でも1ステップ後までの範囲(発生されたステップも
含めてステップ以内)の高精度で時間的位置決め制御が
行われるようになっている。しかしながら、反面、この
1ステップ後を超えるような位置までずらして制御する
ことは、高精度を必要とする従来のタイミング発生器を
用いたのでは困難である。たとえば、このような信号の
遅延をカウンタによって行うことを考えた場合、高精度
化のために分解能を高く取っているので、カウンタの段
数が多くなって精度的にもハードウエアの規模としても
実現が困難となっていた。 【0003】近年、メモリとロジックの両機能を内蔵し
た高機能のLSIにおいて、この問題点が顕在化してき
た。 【0004】図1は、メモリ・ロジック両機能内蔵のL
SIの一例の構成図であって、高速化や他のロジックと
のタイミング合わせを目的としたレジスタ(パイプライ
ンレジスタ)がメモリの周辺に設けられたLSIの回路
例を示すものである。ここで、メモリ1のアドレス入力
Addの前には、2段の各パイプラインレジスタ2,
3、データ入力DINおよび書込み・読出し制御信号(メ
モリ制御信号)入力WEの前には各1段のパイプライン
レジスタ4,5、更にデータ出力DOUTの後には3段の
各パイプラインレジスタ6,7,8が設けられ、それぞ
れ同一のクロック入力CKで制御される。 【0005】図2は、メモリテストパターンの一例の記
述フォーマット図であって、メモリをテストするために
記述される一般的なマイクロプログラム命令を示したも
のである。ステップ番号S1では、アドレスA1にデータ
D1を書込み命令Wによって書き込む命令を、ステップ
番号S2では、アドレスA2のデータを読み出し命令Rに
よって読みだし、期待値D0を比較させる命令を記述し
たものである。なお、いずれの場合でもシーケンス命令
種別(例えばインクリメントInc)を含んでいる。もち
ろん、印加データと期待値データとが同一フィールドに
記述され、読出し/書込み命令R/Wに応じて、その内
容が各個に使い分けられるようになっている場合もあ
る。 【0006】図3は、従来のテストパターン発生装置に
よる被検査LSIの動作タイミング図であって、図2の
ように記述されたテストパターンの発生命令を、従来の
テストパターン発生装置によって図1の被検査LSIに
入力した場合のデータタイミング関係を示すものであ
る。なお、図中で符号9〜20で示す各データは、図1
中で同符号を付した箇所におけるものである。 【0007】メモリを対象とした従来のパターン発生装
置によれば、図2のステップS1に書かれた書各内容
A1,Di,Wは同時にタイミングT1で出力される。い
ま、図1のクロック入力16がパターン発生装置のステ
ップタイミング(通常、テスタ動作の説明ではこれをテ
ストサイクルと呼ぶが、ここではテストプログラムのス
テップに対応して説明するため、以下、ステップタイミ
ングと称して説明する)T1,T2,…と同一とした場
合、これら出力されたA1,Di,Wは、それぞれタイ
ミングT3,T2,T2(図3中、〇印で示したもの)で
メモリ入力端に到達する。また、図2のステップS2で
記述された各内容A2,Rは、それぞれタイミングT4,
T3(図3中、◎印で示したもの)でメモリ入力端に到
達し、メモリからの出力データD0は、タイミングT
7(図3中、◎印で示したもの)でLSIの出力端に到
達する。したがって、図2で記述したパターンデータ
は、メモリの入力端では正しく入力されず、このような
タイミングずれは、メモリ・ロジック両機能内蔵のLS
Iの構成によって各個に異なったものとなり、従来のパ
ターン発生装置では対応が不可能となることが明らかで
ある。 【0008】 【発明の目的】本発明の目的は、上記した従来技術の欠
点をなくし、テストパターンの出力タイミングを被検査
LSIに応じてプログラマブルに変えることができるパ
ターン発生器を提供することにある。 【0009】 【発明の概要】本発明はアドレスおよびデータの各入力
端と、メモリ部と、上記各入力端よりメモリ部の各入力
部に夫々接続した所定のテストサイクルごとに少なくも
1個のパイプラインレジスタとよりなる被検査LSIを
テストするテストパターン発生装置において、該テスト
パターン発生装置は信号に対して夫々発生点より遅延段
階の調整が可能なステップタイミングを調整し、上記テ
ストサイクルごとに少なくもアドレスおよびデータのテ
ストパターンを発生し、少くとも上記被検査LSIの出
力データに対応する期待値データを発生し、上記発生し
たテストパターンにより上記メモリ部およびパイプライ
ンレジスタを介して出力する上記被検査LSIの出力デ
ータと該出力データの上記期待値データとが同一テスト
サイクル内で比較できるよう上記期待値データの出力タ
イミングを調整することを特徴とする。 【0010】なお、これを補足して説明すると、たとえ
ば、テストパターン発生部(従来のテストパターン発生
装置に相当するもの)の出力段に、被検査LSI内のパ
イプラインの段数を調整(補償)するものを設け、その
パターンデータ(図2ではマイクロプログラムにより記
述されたもの)が上記LSIのメモリ入力端で正しく与
えられるようにするものである。 【0011】 【発明の実施例】以下、本発明の実施例を図に基づいて
説明する。図4は、本発明に係るテストパターン発生装
置の一実施例の構成概念図である。ここで、パイプライ
ン段数調整器22は、テストパターンの出力タイミング
調整手段に係り、パターン発生部21からのパターン出
力データの種類(アドレス,データ等)の数に応じ、各
パターン出力データのビット幅を有するシフトレジスタ
23〜26と、その任意段数から上記パターンデータを
入力するためのデータ入力プログラマブルポインタ27
〜30とからなっている。 【0012】各シフトレジスタ23〜26のシフト用の
クロックCK1〜CK4は、被検査LSIの構成が不明
なため、各独立に与えられるようにしているが、図1の
例を対象にした場合には、すべて共通としてパターン発
生ステップのS1,S2,…と同一タイミングでよいこと
は明らかである。そして、テスト開始までに図1の例に
対して本実施例の上記各ポインタ27〜30を、各シフ
トレジスタ23〜26の出力側から数えて1段目,2段
目,2段目,7段目(ビット対応各構成レジスタSR
1,SR2,SR2,SR7)にセットし、被検査LS
Iのメモリ周辺のパイプラインレジスタの段数と、シフ
トレジスタからデータが出力されるまでの段数とを加え
合わせた段数が各パターンデータについて等しくなるよ
うにしておく。 【0013】これにより、パターンプログラムを記述す
る際に、図1のようなLSI内部の構成を意識すること
なく、図2のようなプログラムを従来通りに記述するこ
とが可能となる。もちろん、パイプライン段数調整器2
2内の各シフトレジスタ23〜26の段数は、所望の被
検査LSIに対して充分なものを用意しておくととも
に、前述したように、入力データと期待値データとが同
一フィールドで表わされる場合は、R/W出力を用いて
パターン発生部21からの出力を、各シフトレジスタ2
3〜26に振り分けることにより、実現することが容易
に可能である。 【0014】また、各出力パターンデータに対する制御
クロックが異なる場合には、パイプライン段数調整器2
2の入力クロックとして、タイミング発生器から各個に
異なった位相を有する信号をシフトクロック信号として
与えればよい。図4のような概念を具体化することは容
易であり、シフトレジスタを使ってデータの入力位置を
変える本実施例の他にFIFO(先入れ先出しレジス
タ)を用いて、FIFOへのクロックを制御する方法等
も考えられる。 【0015】図5は、図4のシフトレジスタの一実施例
のブロック図であって、図4の実施例の印加データ出力
を制御しているシフトレジスタ24について示した具体
的回路構成例であり、シフトレジスタは7段構成のもの
となっている。ここで、31〜37は、シフトレジスタ
を構成するフリップフロップであり、パターン発生部2
1からの出力データは、データマルチプレクサ38〜4
4とポインタ発生器(例えば、いわゆる3−8デコー
ダ)45とから構成されるデータ入力プログラマブルポ
インタ28により、シフトレジスタ24の任意の段数か
ら入力することができる。 【0016】いま、ポインタ制御入力データ(図4の概
念図では図示省略にある。)として、上記ポインタ28
を図4の位置にセットするため、10進数値「2」が与
えられたとき、ポインタ発生器45の出力OUT0〜7
は、デコード出力46だけがH(高レベル)となり、残
りがL(低レベル)となる。 【0017】これにより、パターン発生部21からの出
力は、マルチプレクサ39からフリップフロップ32
(構成レジスタSR2)に直接入力され、他は各構成レ
ジスタ間のシフト動作に従ってシフトされる。そして、
フリップフロップ32よりも前段からの出力は、マルチ
プレクサ39の片側禁止入力ゲート48により、フリッ
プフロップ32とは切離される。一方それ以降のデータ
は、シフトクロックCK2により、そのまま構成レジス
タ間を出力端まで伝達される。 【0018】以上のように、本実施例では、あらかじめ
テスト前にポインタ制御入力データを被検査LSIの構
成に合わせてセットしておくことにより、前述した目的
を実現しうるものである。なお、本実施例では、パター
ンデータの種類(アドレス,データ等)ごとにまとめて
タイミングを制御するような構成としたが、同一データ
内の各ビット間でタイミングを変えなければならない場
合には、シフトクロック入力を各個別に設けることによ
って容易に実現可能なことは明らかである。 【0019】 【発明の効果】以上、詳細に説明したように、本発明に
よれば、被検査LSIのメモリ周辺のロジック構成に応
じて、出力タイミングを任意にずらして所望のテストパ
ターンを出力しうるテストパターン発生装置を実現する
ことができるので、めもり周辺に存在するロジック(主
にクロックを必要とする1段以上のレジスタ)を意識す
ることなく、メモリテストパターンの記述を行うことが
可能となり、LSIの検査,試験の高度化,高精度化,
信頼性向上,効率向上に顕著な効果が得られる。 【0020】
【図面の簡単な説明】
【図1】メモリ・ロジック両機能内蔵のLSIの一例の
構成図である。 【図2】メモリテストパターンの一例の記述フォーマッ
ト図である。 【図3】従来のテストパターン発生装置による被検査L
SIの動作タイミング図である。 【図4】本発明に係るテストパターン発生装置の一実施
例の構成概念図である。 【図5】図4のシフトレジスタの一実施例のブロック図
である。 【符号の説明】 21 パターン発生部 22 パイプライン段数調整器 23〜26 シフトレジスタ 27〜30 データ入力プログラマブルポインタ 31〜37 フリップフロップ 38〜44 データマルチプレクサ 45 ポインタ発生器
構成図である。 【図2】メモリテストパターンの一例の記述フォーマッ
ト図である。 【図3】従来のテストパターン発生装置による被検査L
SIの動作タイミング図である。 【図4】本発明に係るテストパターン発生装置の一実施
例の構成概念図である。 【図5】図4のシフトレジスタの一実施例のブロック図
である。 【符号の説明】 21 パターン発生部 22 パイプライン段数調整器 23〜26 シフトレジスタ 27〜30 データ入力プログラマブルポインタ 31〜37 フリップフロップ 38〜44 データマルチプレクサ 45 ポインタ発生器
Claims (1)
- (57)【特許請求の範囲】 1.アドレスおよびデータの各入力端と、メモリ部と、
上記各入力端よりメモリ部の各入力部にそれぞれ接続し
たパイプラインレジスタとからなる被検査LSIをテス
トするテストパターン発生装置において、少なくともア
ドレスおよびデータのテストパターンを所定のテストサ
イクルで発生するテストパターン発生手段と、 上記テストパターンに対応する被検査LSIの期待値デ
ータを発生する期待値データ発生手段と、 上記期待値データ発生手段により発生した期待値データ
のテストサイクルを、上記テストパターン発生手段がテ
ストパターンを発生して上記メモリ部および上記パイプ
ラインレジスタを介して上記被検査LSIが出力データ
を出力するまでのテストサイクル数遅延させるステップ
タイミング調整手段とを備えた ことを特徴とするテスト
パターン発生装置。 2.アドレスおよびデータの各入力端と、メモリ部と、
上記各入力端よりメモリ部の各入力部にそれぞれ接続し
たパイプラインレジスタとからなる被検査LSIをテス
トするテストパターン発生方法において、少なくともア
ドレスおよびデータのテストパターンと、上記テストパ
ターンに対応する被検査LSIの期待値データとを所定
のテストサイクルで発生し、 上記発生した期待値データのテストサイクルをサイクル
シフトすることで、上記テストパターンを発生して上記
メモリ部および上記パイプラインレジスタを介して上記
被検査LSIが出力データを出力するまでのテストサイ
クル数遅延させて出力することを特徴とするテストパタ
ーン発生方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5101710A JP2696051B2 (ja) | 1993-04-28 | 1993-04-28 | テストパターン発生装置および方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5101710A JP2696051B2 (ja) | 1993-04-28 | 1993-04-28 | テストパターン発生装置および方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58207364A Division JPH0711559B2 (ja) | 1983-11-07 | 1983-11-07 | テストパターン発生装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8287794A Division JP2696091B2 (ja) | 1996-10-30 | 1996-10-30 | テストパターン発生装置および方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0611544A JPH0611544A (ja) | 1994-01-21 |
JP2696051B2 true JP2696051B2 (ja) | 1998-01-14 |
Family
ID=14307868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5101710A Expired - Lifetime JP2696051B2 (ja) | 1993-04-28 | 1993-04-28 | テストパターン発生装置および方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2696051B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3181736B2 (ja) * | 1992-12-25 | 2001-07-03 | 三菱電機株式会社 | Ic機能試験装置及び試験方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56663A (en) * | 1979-06-15 | 1981-01-07 | Hitachi Ltd | Random logic circuit inspecting unit |
JPS58207364A (ja) * | 1982-05-25 | 1983-12-02 | Agency Of Ind Science & Technol | 化学めつき液 |
-
1993
- 1993-04-28 JP JP5101710A patent/JP2696051B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0611544A (ja) | 1994-01-21 |
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