JP2752513B2 - シーケンサ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は機械の内部状態と入力信号とから、次の出
力信号を決定するシーケンサ回路に関し、特にその動作
性能の向上を図ったものに関するものである。

〔従来の技術〕

第４図は従来のシーケンサ回路の構造を示すブロック
図であり、図において、１は入力及び状態Sn（ｎは整
数）の時の出力を基に、状態Ｓ（ｎ＋１）を作る第１の
組合せ回路（第１の信号処理回路）、２は状態Snを保持
する状態保持回路、３は状態Snを基に処理を行ない出力
信号を作り出す第２の組合せ回路（第２の信号処理回
路）である。

次に動作について説明する。第５図は第４図の動作を
説明するタイミング図であり、図において、Ａは状態保
持回路２の出力、Ｂは第２の組合せ回路３の出力、Ｃは
第１の組合せ回路１の出力である。なおこのタイミング
図では、状態保持回路２がクロックCKの立上りエッジで
次の状態を取り込むものを例としている。

クロックCKの立上りエッジで状態保持回路２が状態S1
の信号を取り込み出力する。

状態保持回路２の出力Ａを基に、第２の組合せ回路３
は処理を行い状態S1に対応した出力O1を出力する。

組合せ回路１は入力信号と出力O1を基に次の状態S2を
作り出す。

次のクロックCKの立上りでフリップフロップ２は状態
S2を取り込み出力する。

以後上記〜の動作の繰り返し。

ところで、通常シーケンサ回路では、状態保持回路２
はフリップフロップから構成されるカウンタあるいはレ
ジスタ等が用いられている。従ってカウンタあるいはフ
リップフロップを構成する各単位フリップフロップの遅
延時間の差により、これらの出力を用いて処理している
第２の組合せ回路３の出力Ｂにはハザードが現れてく
る。この出力Ｂのハザードにより次段の回路が誤動作を
起こす可能性が出てくる。

この問題点を無くす為に、第６図に示すような改良形
のシーケンサ回路が一般的に用いられている。即ち第４
図の回路において第２の組合せ回路３にイネーブル信号
として基本クロックCKを用いたものである。

次にこの改良形シーケンサ回路の動作を第７図のタイ
ミング図を基に説明する。

クロックCKの立上りエッジで状態保持回路２が状態S1
の信号を取り込み出力する。

クロックCKが“H"の区間は第２の組合せ回路３はディ
スエーブルの状態になっており、状態S1に対応した出力
O1を出力することはできない。

そしてクロックCKが“L"になって初めて第２の組合せ
回路３は処理結果出力O1を出力する。このクロックCKが
“H"から“L"になる半クロックの期間で、状態保持回路
２を構成するカウンタ，レジスタの各フリップフロップ
の出力は完全に確定するため、第２の組合せ回路３の出
力Ｂにはハザードが現れることはない。

第１の組合せ回路１は、外部入力信号と出力S1を基に
次の状態２を作る。

次のクロックCKの立上りエッジで状態保持回路２は状
態S2を取り込む。

以後〜の動作の繰り返し。

以上のように、このシーケンサ回路はクロックCKの一
方のエッジで状態保持回路２に状態Snを取り込み、その
状態を基にして第２の組合せ回路３で処理して出力を行
ない、更にその出力及び新たな外部入力信号を基に第１
の組合せ回路１で次の状態Ｓ（ｎ＋１）を作り出す。こ
のようにシーケンサ回路は基本クロック１周期分を１つ
の状態の処理時間としている。

特に第６図の改良形シーケンサ回路の場合、ハザード
対策のため基本クロックCKを第２の組合せ回路３のイネ
ーブル信号としているため、組合せ回路３が処理を実行
し、更に第１の組合せ回路１が動作して状態Ｓ（ｎ＋
１）を作り出し、状態保持回路２がクロックの次の立上
りエッジで状態Ｓ（ｎ＋１）を取り込むまでのデータの
セットアップ時間t_suは、 t_SU＝1/2CLK−（t₁＋t₃）となる。

CLK:基本クロックCLの一周期 t₁：第１の組合せ回路１の遅延時間 t₂：状態保持回路２の遅延時間 t₃：第２の組合せ回路３の遅延時間 すなわち状態保持回路２の出力が確定してから第２の
組合せ回路３が処理を実行するまでの1/2CLK−t₂の時間
をムダにしているのでデータのセットアップ時間t_SUの
マージンが少ないものとなっている。

〔発明が解決しようとする課題〕

従来のシーケンサ回路は以上のように構成されてお
り、状態保持回路２出力にハザードが出るのを防止する
ために、第２の組合せ回路３の出力タイミングを遅延し
ているため、第１及び第２の組合せ回路1,3の遅延時間
を大きくとるとセットアップ時間が小さくなり、この遅
延時間を大きくすることはできず、従ってゲートの段数
が多くなるような複雑な回路構成を採用して組合せ回路
を構成すると、基本クロックの周波数を上げることがで
きない、逆に基本クロックの周波数が大きい場合、組合
せ回路に複雑な回路構成を採用することができず、設計
の自由度が制限されるという問題点があった。

この発明は上記のような問題点を解決するためになさ
れたもので、高い周波数の基本クロックでも動作マージ
ンが小さくならず、正常に動作することができ、設計の
自由度の高いシーケンサ回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るシーケンサ回路は、該回路を動作させ
る基本クロックの１周期における“H"側あるいは“L"側
の比率のいずれかを大きくする手段を備えたものであ
る。

〔作用〕

この発明においては、シーケンサ回路を動作させる基
本クロックの１周期における“H"側あるいは“L"側の比
率のいずれかを大きくする手段を設けたので、第２の組
合せ回路が処理を実行し、更に第１の組合せ回路が動作
し、状態保持回路２が動くまでの時間（セットアップタ
イプ）が増え、動作マージンを大きくすることができ
る。

〔実施例〕

以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例によるシーケンサ回路のブロ
ック構成図であり、第４図ないし第７図と同一符号は同
一または相当部分を示し、４は基本クロックの１周期に
おける“H"側あるいは“L"側の比率を大きくする基本ク
ロック生成回路（クロック発生手段）である。また第２
図はこの基本クロック生成回路４の一例を示す回路構成
図であり、図（ａ）に示すように基本クロックCKを２つ
のラッチI,IIを用いてクロックCKの立ち上がり，立ち下
がりの論理積をとって図（ｂ）に示すようにクロック１
周期における“H"側のデューティを25％とした基本クロ
ックCK′を出力するものである。

次に動作について第３図に示すタイミング図を基に説
明する。

クロックCK′の立上りエッジで状態保持回路２が状態
S1の信号を取り込み出力する。

クロックCK′が“H"の区間は第２の組合せ回路３はデ
ィスエーブルの状態になっており、状態S1に対応した出
力O1を出力することはできない。

次にクロックCK′が“L"になり初めて第２の組合せ回
路３は出力O1を出力するが、従来に比べ基本クロックの
“H"区間が短いため、第２の組合せ回路３は従来に比べ
早いタイミングで出力O1を出力する。

第１の組合せ回路１は入力信号と出力S1を基に次の状
態S2を作る。

次のクロックCK′の立上りエッジで状態保持回路２は
状態S2を取り込む。

以後〜の繰り返し。

図からわかるように、基本クロックCK′は１周期CLK
当たりの“H"側のデューティが25％になっているため、
状態保持回路２の出力が確定してから第２の組合せ回路
３が処理を実行するまでのムダな時間は1/4CLK−t₂と従
来回路に比べ減少し、減少した分は状態保持回路２が次
のクロックCK′の立上りエッジで、状態Ｓ（ｎ＋１）を
取り込むまでのデータのセットアップ時間t_SUに追加さ
れているため、 t_SU＝3/4CLK−（t₁＋t₃） とマージンを大きくすることができる。

このように本実施例によれば、基本クロック生成回路
４を設け、基本クロックの“H"側のデューティを25％と
なるようにしたから、状態保持回路２出力が確定した
後、直ちにクロックCK′が“H"から“L"に立ち下がるた
め、第２の組合せ回路３が処理を実行するまでの時間が
短縮され、短縮された分の時間は、状態保持回路２が次
の状態Ｓ（ｎ＋１）を取り込むまでのデータのセットア
ップ時間t_SUに加算されることとなり、回路の動作マー
ジンが大きくなり、高い周波数で動作させることがで
き、また組合せ回路1,3を複雑な回路でもって構成して
も正常に動作させることができ、従って設計の自由度が
高いシーケンサ回路を得ることができる。

なお、上記実施例では基本クロック生成回路４での基
本クロックの“H"側のデューティを25％にした例を示し
たが、デューティはこれに限られるものではなく、要
は、状態保持回路２の出力が確定して第２の組合せ回路
３が処理をスタートするまでの時間〔クロック“H"側の
パルス幅−t₂〕と、状態保持回路２が次の状態Ｓ（ｎ＋
１）を取り込むデータのセットアップ時間〔（クロック
“L"側のパルス幅）−（t₁＋t₃）〕との関係が最適にな
るようにすればよい。

また、上記実施例では基本クロックの“L"側のデュー
ティを大きくしたものについて説明したが、状態保持回
路２がクロックの立ち下がりエッジで状態ｎを取込み、
立ち上がりエッジで第２の組み合わせ回路３が動作する
場合には、上記実施例とは逆に、“H"側のデューティを
大きくすることで同様の効果を奏することができる。

また、基本クロック生成回路４の構成は第２図に示し
たものに限られるものではなく、クロックの“H",“L"
のデューティを変えられるものであれば他のものであっ
てもよい。

〔発明の効果〕

以上のように、本発明に係るシーケンサ回路によれ
ば、回路を動作させる基本クロックの１周期における
“H"側あるいは“L"側の比率のいずれかを大きくするよ
うにしたので、第２の組合せ回路が処理を実行し、状態
保持回路が動くまでの時間（セットアップタイム）が増
え、動作マージンが大きくなり、その結果、高い周波数
で動作させることができ、また組合せ回路を複雑な回路
でもって構成しても正常に動作させることができ、従っ
て設計の自由度を向上させることができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例によるシーケンサ回路のブロ
ック図、第２図は本発明の一実施例によるシーケンサ回
路の基本クロック生成回路の一例を示す回路図、第３図
は本発明の一実施例によるシーケンサ回路の動作を説明
するタイミング図、第４図，第６図は従来のシーケンサ
回路のブロック図、第５図，第７図はそれぞれ第４図，
第６図の従来のシーケンサ回路の動作を説明するタイミ
ング図である。 １は第１の組合せ回路、２は状態保持回路、３は第２の
組合せ回路（信号処理回路）、４は基本クロック生成回
路（クロック発生手段）である。 なお図中同一符号は同一又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】外部入力信号に応じて入力状態を所定時間
   保持して出力する状態保持回路と、該回路の出力を処理
   する信号処理手段とを有し、基本クロックの立ち上が
   り、または立ち下がりで上記状態保持回路が駆動され、
   上記基本クロックの，続く立ち下がり、または立ち上が
   りで上記信号処理手段が駆動されることにより、上記外
   部入力信号に応じた一連の処理を行ない、その処理結果
   を順次出力するシーケンサ回路において、 上記基本クロックとして“H"幅と“L"幅の比率が異なる
   クロック信号を発生するクロック信号発生手段を設けた
   ことを特徴とするシーケンサ回路。