JP2687852B2 - 半導体メモリ装置 - Google Patents
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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Description
【0001】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にページモードを有し高速読出し可能でかつ低消
費電力特性を有する半導体メモリ装置に関するものであ
る。
し、特にページモードを有し高速読出し可能でかつ低消
費電力特性を有する半導体メモリ装置に関するものであ
る。
【0002】
【従来の技術】この種の半導体メモリ装置の例として、
EPROM(電気的書込み可能なメモリ)に用いられる
読出し回路の一部を図7に示している。尚、この回路は
1990年2月発行のIEEEジャーナルオブソリッド
ステートサーキッツ(IEEEJournal of
Solid−State Circuits)の第25
巻、No.1のFIG.9に示されたものである。
EPROM(電気的書込み可能なメモリ)に用いられる
読出し回路の一部を図7に示している。尚、この回路は
1990年2月発行のIEEEジャーナルオブソリッド
ステートサーキッツ(IEEEJournal of
Solid−State Circuits)の第25
巻、No.1のFIG.9に示されたものである。
【0003】図7において、Y1,………,Ymはメモ
リセルのYアドレスを選択するYアドレス線、X1,…
……,XnはメモリセルのXアドレスを選択するXアド
レス線、SSはメモリセルの共通ソース端で、読出しモ
ード時は0Vが印加される。
リセルのYアドレスを選択するYアドレス線、X1,…
……,XnはメモリセルのXアドレスを選択するXアド
レス線、SSはメモリセルの共通ソース端で、読出しモ
ード時は0Vが印加される。
【0004】SENSEはセンスアンプ回路、REFは
リファレンス回路であり、DIFFはセンスアンプ回路
の出力SAの電圧VSAとリファレンス回路の出力RA電
圧VREF との差を比較し、増幅する比較検出器であり、
出力DOはこの比較検出器のデータ出力である。
リファレンス回路であり、DIFFはセンスアンプ回路
の出力SAの電圧VSAとリファレンス回路の出力RA電
圧VREF との差を比較し、増幅する比較検出器であり、
出力DOはこの比較検出器のデータ出力である。
【0005】M11,………,Mn1はディジット線S
D1に接続された浮遊ゲート構造をもつメモリセル(以
下単にメモリセルと言う)であり、M1m,………,M
nmはディジット線SDmに接続されたメモリセルであ
る。
D1に接続された浮遊ゲート構造をもつメモリセル(以
下単にメモリセルと言う)であり、M1m,………,M
nmはディジット線SDmに接続されたメモリセルであ
る。
【0006】メモリセルには“0”又は“1”が記憶さ
れており、本説明においては、書込まれたメモリセルに
は“1”が記憶されていると定義する。読出しモード
時、このメモリセルが選択された場合、メモリセルは非
導通になり、出力DOには“H”が出力される。
れており、本説明においては、書込まれたメモリセルに
は“1”が記憶されていると定義する。読出しモード
時、このメモリセルが選択された場合、メモリセルは非
導通になり、出力DOには“H”が出力される。
【0007】又、消去状態のメモリセルには“0”が記
憶されていると定義する。読出しモード時、このメモリ
セルが選択された場合メモリセルは導通し、出力DOに
は“L”が出力されるとする。
憶されていると定義する。読出しモード時、このメモリ
セルが選択された場合メモリセルは導通し、出力DOに
は“L”が出力されるとする。
【0008】QY1,………,QYmはメモリセルのY
アドレスを選択するNチャネル型エンハンスメント型M
OSFET(以下、NE−MOSFETと言う)であ
る。
アドレスを選択するNチャネル型エンハンスメント型M
OSFET(以下、NE−MOSFETと言う)であ
る。
【0009】EQは、アドレス入力が変化した後、一定
期間“H”になるパルスが印加される信号線であり、反
転EQはEQの逆相である。これ等一対の相補信号EQ
は半導体装置内部のATD(Address Tran
sition Detector)回路(図示せず)に
て発生されるもので、アドレス信号の遷移時に一定期間
アクティブとなる。
期間“H”になるパルスが印加される信号線であり、反
転EQはEQの逆相である。これ等一対の相補信号EQ
は半導体装置内部のATD(Address Tran
sition Detector)回路(図示せず)に
て発生されるもので、アドレス信号の遷移時に一定期間
アクティブとなる。
【0010】反転EQ(NEQ)がゲートに接続された
QE1はPチャネル型エンハンスメント型MOSFET
(以下PE−MOSFETと言う)であり、EQがゲー
トに接続されたQE2はNE−MOSFETである。M
Xはメモリセルマトリクスを示す。
QE1はPチャネル型エンハンスメント型MOSFET
(以下PE−MOSFETと言う)であり、EQがゲー
トに接続されたQE2はNE−MOSFETである。M
Xはメモリセルマトリクスを示す。
【0011】実際のEPROMでは、8ビット出力品な
らば、この図7の回路が8個存在するが、ここでは省略
した。
らば、この図7の回路が8個存在するが、ここでは省略
した。
【0012】図8は図7におけるセンスアンプ回路SE
NSEの例を示したものである。尚、図8においてMX
と記す部分は図7のMXと同一であるので説明を省略す
る。
NSEの例を示したものである。尚、図8においてMX
と記す部分は図7のMXと同一であるので説明を省略す
る。
【0013】NRDは読出し時“L”になる信号線であ
り、この時センスアンプ回路SENSEは活性化され
る。CCは電源、QS4,QS5はPE−MOSFE
T、QS6,QS7はNE−MOSFETであり、トラ
ンジスタQS4,QS5,QS6,QS7から構成され
る部分回路(以下フィードバックNOR回路と言う)
は、センスアンプ回路の入力節点SC2の電圧変化に対
して充分高ゲインになるように設計されている。
り、この時センスアンプ回路SENSEは活性化され
る。CCは電源、QS4,QS5はPE−MOSFE
T、QS6,QS7はNE−MOSFETであり、トラ
ンジスタQS4,QS5,QS6,QS7から構成され
る部分回路(以下フィードバックNOR回路と言う)
は、センスアンプ回路の入力節点SC2の電圧変化に対
して充分高ゲインになるように設計されている。
【0014】QS3はNE−MOSFETであり、出力
節点SA2の電圧が低く、節点SC2の電圧が低くな
り、節点SI2の電圧が高くなった時に機能するプリチ
ャージ用のMOSFETである。QS1はNチャネル型
ノンドープ型MOSFET(以下、N0−MOSFET
と言う)であり、負荷MOSとして機能する。トランジ
スタQS1の電流駆動能力は、メモリセル電流ION(cel
l)の値を考慮して設計される。QS2はNE−MOSF
ETであり、SA2とSC2の間に接続され、ゲートが
フィードバックNOR回路の出力SI2により制御され
るものである。
節点SA2の電圧が低く、節点SC2の電圧が低くな
り、節点SI2の電圧が高くなった時に機能するプリチ
ャージ用のMOSFETである。QS1はNチャネル型
ノンドープ型MOSFET(以下、N0−MOSFET
と言う)であり、負荷MOSとして機能する。トランジ
スタQS1の電流駆動能力は、メモリセル電流ION(cel
l)の値を考慮して設計される。QS2はNE−MOSF
ETであり、SA2とSC2の間に接続され、ゲートが
フィードバックNOR回路の出力SI2により制御され
るものである。
【0015】図9は図8のセンスアンプ回路の各部動作
波形図であり、図10はこのフィードバックNOR型セ
ンスアンプ回路の入出力特性図である。図7〜図10を
用いて、従来技術のセンスアンプ回路の動作について説
明する。図9は、Yアドレスが切り換わり“1”が記憶
されたメモリセルが選択された時、及び“0”が記憶さ
れたメモリセルが選択された時の各節点の波形を示した
ものである。
波形図であり、図10はこのフィードバックNOR型セ
ンスアンプ回路の入出力特性図である。図7〜図10を
用いて、従来技術のセンスアンプ回路の動作について説
明する。図9は、Yアドレスが切り換わり“1”が記憶
されたメモリセルが選択された時、及び“0”が記憶さ
れたメモリセルが選択された時の各節点の波形を示した
ものである。
【0016】半導体メモリ装置には各種のアドレス切り
換えがあるが、代表としてYアドレスが切り換わった時
のセンスアンプ回路の動作について説明する。以下の説
明においては、選択されたメモリセルに接続されたディ
ジット線は、前のアクセスサイクルで0Vに放電されて
おり、またXアドレス線はX1が選択され、X1が
“H”となっているものとして説明を行なう。尚、前者
は、この場合が通常、大容量のEPROMにおいては、
読出しスピードを決定するアクセスモードとなるためで
ある。
換えがあるが、代表としてYアドレスが切り換わった時
のセンスアンプ回路の動作について説明する。以下の説
明においては、選択されたメモリセルに接続されたディ
ジット線は、前のアクセスサイクルで0Vに放電されて
おり、またXアドレス線はX1が選択され、X1が
“H”となっているものとして説明を行なう。尚、前者
は、この場合が通常、大容量のEPROMにおいては、
読出しスピードを決定するアクセスモードとなるためで
ある。
【0017】図10はフィードバックNORの入出力特
性を示したものである。フィードバックNORは前述し
たように十分高ゲインに設計されており、節点SC2の
電圧変化を増幅するものである。通常、節点SC2の電
圧VSCと節点SI2の電圧VSIの関係は(1)式になる
ように、節点SC2は、トランジスタQS1からQS7
の作用によりバイアスされている(図10の点R)。
性を示したものである。フィードバックNORは前述し
たように十分高ゲインに設計されており、節点SC2の
電圧変化を増幅するものである。通常、節点SC2の電
圧VSCと節点SI2の電圧VSIの関係は(1)式になる
ように、節点SC2は、トランジスタQS1からQS7
の作用によりバイアスされている(図10の点R)。
【0018】VSI=VSC+VTN…………(1) (1)式においてVTNはトランジスタQS2のしきい値
とする。
とする。
【0019】この時の節点SC2の電圧、節点SI2の
電圧を夫々VSC(off) ,VSI(off)とする。“0”が記
憶されたメモリセルが選択された場合は、メモリセルに
電流が流れ、節点SC2の電圧は低下し、VSCとVSIと
の関係は曲線T上を移動し、点Qで平衡することにな
る。この時の節点SC2の電圧,節点SI2の電圧をそ
れぞれVSC(ON),VSI(ON)とする。
電圧を夫々VSC(off) ,VSI(off)とする。“0”が記
憶されたメモリセルが選択された場合は、メモリセルに
電流が流れ、節点SC2の電圧は低下し、VSCとVSIと
の関係は曲線T上を移動し、点Qで平衡することにな
る。この時の節点SC2の電圧,節点SI2の電圧をそ
れぞれVSC(ON),VSI(ON)とする。
【0020】節点SC2の充電の過程で見ると、点Oか
ら点Pにおける期間は、プリチャージ用のトランジスタ
QS3が導通し、トランジスタQS1と共に節点SC2
を充電する(図10のS1の期間)。点Pまで充電され
ると、トランジスタQS3が非導通になり節点SC2は
トランジスタQS1でのみ充電されることになる(図1
0のS2,S3の期間)。
ら点Pにおける期間は、プリチャージ用のトランジスタ
QS3が導通し、トランジスタQS1と共に節点SC2
を充電する(図10のS1の期間)。点Pまで充電され
ると、トランジスタQS3が非導通になり節点SC2は
トランジスタQS1でのみ充電されることになる(図1
0のS2,S3の期間)。
【0021】本説明の場合、Yアドレスが切り換わった
場合であるので、Yアドレスが切り換わった瞬間、ディ
ジット線を充電すべく、節点SC2の電圧が低下し、
(低下する値は、節点SC2に付加されている容量とデ
ィジット線に付加されている容量との比によって決定さ
れる)、節点SI2の電圧が上昇する。
場合であるので、Yアドレスが切り換わった瞬間、ディ
ジット線を充電すべく、節点SC2の電圧が低下し、
(低下する値は、節点SC2に付加されている容量とデ
ィジット線に付加されている容量との比によって決定さ
れる)、節点SI2の電圧が上昇する。
【0022】このため、“1”が記憶されたメモリセル
が選択された場合は、前の読出しサイレクルでは“0”
が記憶されたメモリセルが選択されていたとすると、節
点SC2と節点SI2の電圧の関係は、点Q→点P´→
点Rに移動し、又、“0”が記憶されたメモリセルが選
択された場合は、前の読出しサイクルでは“1”が記憶
されたメモリセルが選択されていたとすると、点R→点
P´→点Qに移動するとして説明を行なう。
が選択された場合は、前の読出しサイレクルでは“0”
が記憶されたメモリセルが選択されていたとすると、節
点SC2と節点SI2の電圧の関係は、点Q→点P´→
点Rに移動し、又、“0”が記憶されたメモリセルが選
択された場合は、前の読出しサイクルでは“1”が記憶
されたメモリセルが選択されていたとすると、点R→点
P´→点Qに移動するとして説明を行なう。
【0023】(1)“1”が記憶されたメモリセルが選
択された場合;Yアドレスが切り換わり、Y1が“H”
になるとトランジスタQY1が導通し、メモリセルM1
1が選択される。メモリセルM11は書込まれているの
で、M11に電流は流れない。この時、ATD回路によ
り発生されたパルス信号が信号EQ,NEQに印加さ
れ、夫々“L”→“H”,“H”→L”になるパルス信
号が印加される(図9のEQ1,NEQ1の波形が夫々
図7の信号EQ,NEQの波形に相当)。
択された場合;Yアドレスが切り換わり、Y1が“H”
になるとトランジスタQY1が導通し、メモリセルM1
1が選択される。メモリセルM11は書込まれているの
で、M11に電流は流れない。この時、ATD回路によ
り発生されたパルス信号が信号EQ,NEQに印加さ
れ、夫々“L”→“H”,“H”→L”になるパルス信
号が印加される(図9のEQ1,NEQ1の波形が夫々
図7の信号EQ,NEQの波形に相当)。
【0024】この時、トランジスタQE1とQE2が導
通するため、センスアンプ回路SENSEの出力節点S
Aとリファレンス回路REFの出力節点RAとが電気的
に接続される。
通するため、センスアンプ回路SENSEの出力節点S
Aとリファレンス回路REFの出力節点RAとが電気的
に接続される。
【0025】トランジスタQY1が導通すると、節点S
C2は0Vに放電されたディジット線SD1を充電すべ
く電圧が低下する。この結果、フィードバックNOR回
路の出力SI2の電圧が上昇し、トランジスタQS2が
導通し、節点SA2と節点RAの電圧は急激に低下し、
ディジット線SD1はリファレンス回路及びセンスアン
プ回路のトランジスタQS1,QS3により充電される
(図9のSC2,SD12,SI2に示す波形が夫々図
7,図8の節点SC2,節点SD1,節点SI2の波形
に相当する)。
C2は0Vに放電されたディジット線SD1を充電すべ
く電圧が低下する。この結果、フィードバックNOR回
路の出力SI2の電圧が上昇し、トランジスタQS2が
導通し、節点SA2と節点RAの電圧は急激に低下し、
ディジット線SD1はリファレンス回路及びセンスアン
プ回路のトランジスタQS1,QS3により充電される
(図9のSC2,SD12,SI2に示す波形が夫々図
7,図8の節点SC2,節点SD1,節点SI2の波形
に相当する)。
【0026】ディジット線SD1が充電されるに従い、
節点SI2の電圧が低下し、節点SA2の電圧が上昇
し、節点SI2と節点SA2の電圧差(VSI−VSA)の
値がMS2のしきい値VTNになると、トランジスタQS
3は非導通になり、これ以後の節点SAの充電はトラン
ジスタQS1のみで行なわれることになる。
節点SI2の電圧が低下し、節点SA2の電圧が上昇
し、節点SI2と節点SA2の電圧差(VSI−VSA)の
値がMS2のしきい値VTNになると、トランジスタQS
3は非導通になり、これ以後の節点SAの充電はトラン
ジスタQS1のみで行なわれることになる。
【0027】これらの期間、トランジスタQE1,QE
2は導通しているので、節点SA2と節点RAの電圧
は、図9のSA2,RA2の波形に示すように、同一に
変化する。
2は導通しているので、節点SA2と節点RAの電圧
は、図9のSA2,RA2の波形に示すように、同一に
変化する。
【0028】ディジット線SD1が充電され、平衡レベ
ルに達した後、信号EQ,NEQが夫々図7のEQ1,
NEQ1に示すように、“H”→“L”,“L”→
“H”に変化し、トランジスタQE1,QE2が共に非
導通になる。このため、センスアンプ回路SENSEと
リファレンス回路REFとは電気的に切り離され、節点
SA2の電圧は(2)式で表される平衡値へ、節点RA
の電圧は(3)式で表される平衡値まで夫々充電され
る。
ルに達した後、信号EQ,NEQが夫々図7のEQ1,
NEQ1に示すように、“H”→“L”,“L”→
“H”に変化し、トランジスタQE1,QE2が共に非
導通になる。このため、センスアンプ回路SENSEと
リファレンス回路REFとは電気的に切り離され、節点
SA2の電圧は(2)式で表される平衡値へ、節点RA
の電圧は(3)式で表される平衡値まで夫々充電され
る。
【0029】VSA(off) =VCC−VT0 ………(2) VRA=VREF ………(3) 尚、VTOはトランジスタQS1のしきい値とする。
【0030】節点SA2と節点RAとの電圧差が、次段
の比較検出器DIFFで検出できる電圧以上になると、
出力DOは図7のDO2の波形で示すように“L”→
“H”に変化する。従って、Yアドレスが切り換わり、
“1”が記憶されたメモリセルが選択された場合のスピ
ードは図9のtsense12 で表される値となる。
の比較検出器DIFFで検出できる電圧以上になると、
出力DOは図7のDO2の波形で示すように“L”→
“H”に変化する。従って、Yアドレスが切り換わり、
“1”が記憶されたメモリセルが選択された場合のスピ
ードは図9のtsense12 で表される値となる。
【0031】(2)“0”が記憶されたメモリセルが選
択された場合;Yアドレスが切り換わり、Ymが“H”
となるとトランジスタQYmが導通し、メモリセルM1
mが選択される。メモリセルM1mは消去されているの
で、M1mには電流が流れる。この時(1)で述べたの
と同様に信号EQには“L”→H”、信号NEQには
“H”→L”になるパルス信号が印加され、節点SA2
と節点RAは電気的に接続される。
択された場合;Yアドレスが切り換わり、Ymが“H”
となるとトランジスタQYmが導通し、メモリセルM1
mが選択される。メモリセルM1mは消去されているの
で、M1mには電流が流れる。この時(1)で述べたの
と同様に信号EQには“L”→H”、信号NEQには
“H”→L”になるパルス信号が印加され、節点SA2
と節点RAは電気的に接続される。
【0032】(1)で述べたように、節点SC2はある
バイアス電圧から0Vに放電されたディジット線SDm
を充電すべく電圧が低下する。この結果、フィードバッ
クNOR回路の出力SI2の電圧が上昇し、トランジス
タQS2が導通し、節点SA2と節点RAの電圧は急激
に低下し、ディジット線SDmはリファレンス回路RE
F及びセンスアンプ回路SENSEのトランジスタQS
1,QS3により充電される(図7のSDm2に示す波
形が図5の節点SDmの波形に相当する)。
バイアス電圧から0Vに放電されたディジット線SDm
を充電すべく電圧が低下する。この結果、フィードバッ
クNOR回路の出力SI2の電圧が上昇し、トランジス
タQS2が導通し、節点SA2と節点RAの電圧は急激
に低下し、ディジット線SDmはリファレンス回路RE
F及びセンスアンプ回路SENSEのトランジスタQS
1,QS3により充電される(図7のSDm2に示す波
形が図5の節点SDmの波形に相当する)。
【0033】ディジット線SDmが充電されるに従い、
節点SI2の電圧が低下し、節点SA2の電圧が上昇す
る。これらの期間、トランジスタQE1,QE2は導通
しているので、図7に示すように、節点SA2と節点R
Aとは同一波形で変化する。
節点SI2の電圧が低下し、節点SA2の電圧が上昇す
る。これらの期間、トランジスタQE1,QE2は導通
しているので、図7に示すように、節点SA2と節点R
Aとは同一波形で変化する。
【0034】ディジット線SDmが充電され、平衡レベ
ルに達した後、信号EQ,NEQがそれぞれ図7のEQ
1,NEQ1に示すように、“H”→“L”,“L”→
H”に変化し、トランジスタQE1,QE2が共に非導
通になる。このためにセンスアンプ回路SENSEとリ
ファレンス回路REFとは電気的に切り離され、節点S
A2の電圧はトランジスタQS1の電流駆動能力とメモ
リセルに流れる電流ION(cell)の比で決定される
(4)式で平衡することとなる。また、リファレンス回
路REFの出力電圧VRAは(1)で述べたのと同様、
(3)式で表される値で平衡する。
ルに達した後、信号EQ,NEQがそれぞれ図7のEQ
1,NEQ1に示すように、“H”→“L”,“L”→
H”に変化し、トランジスタQE1,QE2が共に非導
通になる。このためにセンスアンプ回路SENSEとリ
ファレンス回路REFとは電気的に切り離され、節点S
A2の電圧はトランジスタQS1の電流駆動能力とメモ
リセルに流れる電流ION(cell)の比で決定される
(4)式で平衡することとなる。また、リファレンス回
路REFの出力電圧VRAは(1)で述べたのと同様、
(3)式で表される値で平衡する。
【0035】VSA(on)=VCC−VT0−α ………(4) 尚、αはQS1の電流駆動能力とION(cell)との比で決
まる値である。
まる値である。
【0036】節点SA2と節点RAの電圧差が次段の比
較検出器で検出できる電圧以上になると、出力DOは図
7のDO2の波形で示すように、“H”→“L”に変化
する。Yアドレスが切り換わり、“0”が記憶されたメ
モリセルが選択された場合のスピードは図9のtsense2
2 で表される値となる。
較検出器で検出できる電圧以上になると、出力DOは図
7のDO2の波形で示すように、“H”→“L”に変化
する。Yアドレスが切り換わり、“0”が記憶されたメ
モリセルが選択された場合のスピードは図9のtsense2
2 で表される値となる。
【0037】以上述べたように、従来技術のセンスアン
プ回路はその出力である節点SA2と、REFの出力で
ある節点RAとを一定期間イコライズする構成であり、
また大きな容量が付加されたディジット線をセンスアン
プ回路SENSEからだけではなくリファレンス回路R
EFにより充電する回路構成となっている。これによ
り、ディジット線の充電スピードが速くなり、センスア
ンプ回路が高速に動作し、しかも節点SA2とRAとを
一定期間イコライズしているので、予めVSA=VREF に
設定されていることになり、比較検出器DIFFが高速
に動作し、結果的に高速化を実現したものである。
プ回路はその出力である節点SA2と、REFの出力で
ある節点RAとを一定期間イコライズする構成であり、
また大きな容量が付加されたディジット線をセンスアン
プ回路SENSEからだけではなくリファレンス回路R
EFにより充電する回路構成となっている。これによ
り、ディジット線の充電スピードが速くなり、センスア
ンプ回路が高速に動作し、しかも節点SA2とRAとを
一定期間イコライズしているので、予めVSA=VREF に
設定されていることになり、比較検出器DIFFが高速
に動作し、結果的に高速化を実現したものである。
【0038】近年、半導体メモリ装置の高速化の要求に
答えるために、ページモードを有する製品が開発されて
いる。ページモードとは、予め定められたバイト数を高
速で読み出す用途に用いられるもので、代表的な例とし
ては、通常の読出しモードでは、読出しスピードが12
0nsであるのに対し、ページモードでは例えば8バイ
ト単位で高速読出しが可能なもので、最初の1バイトは
120nsの読出しスピードとなるが、後の7バイトは
60nsのサイクルで読出しが可能であるというもので
ある。つまり、通常の読出しモードでは8バイトのデー
タを読出すのに、合計960nsの時間が必要となる
が、ページモードで読出しを行なうと合計540nsの
時間で8バイトのデータの読出しが可能になる。
答えるために、ページモードを有する製品が開発されて
いる。ページモードとは、予め定められたバイト数を高
速で読み出す用途に用いられるもので、代表的な例とし
ては、通常の読出しモードでは、読出しスピードが12
0nsであるのに対し、ページモードでは例えば8バイ
ト単位で高速読出しが可能なもので、最初の1バイトは
120nsの読出しスピードとなるが、後の7バイトは
60nsのサイクルで読出しが可能であるというもので
ある。つまり、通常の読出しモードでは8バイトのデー
タを読出すのに、合計960nsの時間が必要となる
が、ページモードで読出しを行なうと合計540nsの
時間で8バイトのデータの読出しが可能になる。
【0039】図11は上述したページモードを有し、8
ビット出力で8バイト単位で高速に読出しができる半導
体メモリ装置の読出し回路の構成の例を示したものであ
り、図7の回路(SOとして示している)を用いて構成
している。
ビット出力で8バイト単位で高速に読出しができる半導
体メモリ装置の読出し回路の構成の例を示したものであ
り、図7の回路(SOとして示している)を用いて構成
している。
【0040】図においてSO11,SO12,………,
SO18,………,SO81,SO82,………,SO
88は図7のSOとして示す回路部分を示したもので、
SO11,SO12,………,SO18はページ1のデ
ータを読出す読出し回路であり、同様にSO81,SO
82,………,SO88は、ページ8のデータを読み出
す読出し回路である。
SO18,………,SO81,SO82,………,SO
88は図7のSOとして示す回路部分を示したもので、
SO11,SO12,………,SO18はページ1のデ
ータを読出す読出し回路であり、同様にSO81,SO
82,………,SO88は、ページ8のデータを読み出
す読出し回路である。
【0041】LA11,LA12,………,LA18は
回路SO11,SO12,………,SO18の各出力デ
ータをラッチするラッチ回路である。S1,………,S
8はページを選択する信号線、QP11,QP12,…
……,QP18はそれぞれLA11,LA12,……
…,LA18の出力データをデータバスOB1,OB
2,………,OB8に出力するかしないか制御するNE
−MOSFET,QP81,QP82,………,QP8
8はLA81,LA82,………,LA88の出力デー
タをデータバスOB1,OB2,………,OB8に夫々
出力するかしないか制御するNE−MOSFETであ
る。
回路SO11,SO12,………,SO18の各出力デ
ータをラッチするラッチ回路である。S1,………,S
8はページを選択する信号線、QP11,QP12,…
……,QP18はそれぞれLA11,LA12,……
…,LA18の出力データをデータバスOB1,OB
2,………,OB8に出力するかしないか制御するNE
−MOSFET,QP81,QP82,………,QP8
8はLA81,LA82,………,LA88の出力デー
タをデータバスOB1,OB2,………,OB8に夫々
出力するかしないか制御するNE−MOSFETであ
る。
【0042】ページモード時の動作を図11を用いて説
明する。まず、最初の読出しサイクルで全ての読出し回
路SO11,SO12,………,SO18,………,S
O81,SO82,………SO88が活性化され、各ラ
ッチ回路にデータがラッチされ、この時ページ選択信号
線S1が“H”となり、ページ1のデータが各データバ
スに送り出される。
明する。まず、最初の読出しサイクルで全ての読出し回
路SO11,SO12,………,SO18,………,S
O81,SO82,………SO88が活性化され、各ラ
ッチ回路にデータがラッチされ、この時ページ選択信号
線S1が“H”となり、ページ1のデータが各データバ
スに送り出される。
【0043】次のサイクルでは、ページ選択信号線S2
(図示せず)が“H”となり、今度はページ2のデータ
が各データバスに送り出される。以後同様にして最後
に、ページ選択信号線S8が“H”となりページ8のデ
ータが各データバスに送り出されることになる。従っ
て、ページ2からページ8のデータは、すでに最初の読
出しサイクルでデータがラッチされているために高速に
読出しが可能になる。
(図示せず)が“H”となり、今度はページ2のデータ
が各データバスに送り出される。以後同様にして最後
に、ページ選択信号線S8が“H”となりページ8のデ
ータが各データバスに送り出されることになる。従っ
て、ページ2からページ8のデータは、すでに最初の読
出しサイクルでデータがラッチされているために高速に
読出しが可能になる。
【0044】さて、図11の回路構成を考えた場合、 (1)図7のROで示す読出し回路が合計64ケ必要な
ため、チップ上読出し回路ROが占める面積が大きく、
その結果、ページモードがない製品に比べチップサイズ
が大きくなる。
ため、チップ上読出し回路ROが占める面積が大きく、
その結果、ページモードがない製品に比べチップサイズ
が大きくなる。
【0045】(2)最初の読出しサイクルでは、読出し
回路ROがすべて活性化されるため、ページモードがな
い製品に比べ消費電力が多くなる。
回路ROがすべて活性化されるため、ページモードがな
い製品に比べ消費電力が多くなる。
【0046】(1)に関して具体例を上げると、センス
アンプ回路SENSEの部分が1個当たり10000 μ2 、
REFの部分が1個当たり10000 μ2 、DIFFの部分
が1個当たり4000μ2 、トランジスタQE1とQE2の
部分が1個当たり1000μ2 とすると、読出し回路ROが
占める面積は合計で次式となる。
アンプ回路SENSEの部分が1個当たり10000 μ2 、
REFの部分が1個当たり10000 μ2 、DIFFの部分
が1個当たり4000μ2 、トランジスタQE1とQE2の
部分が1個当たり1000μ2 とすると、読出し回路ROが
占める面積は合計で次式となる。
【0047】 (10000 μ2 +10000 μ2 +4000μ2 +1000μ2 )×64=1.6mm2 ……(5)
【0048】これに対して、ページモードのない製品で
は、(5)式で表される値の1/8になる。
は、(5)式で表される値の1/8になる。
【0049】(2)に関して具体例を上げると、センス
アンプ回路SENSEが1個当たり、1.5mW、リフ
ァレンス回路REFが1個当たり1.5mW、比較検出
器DIFFの部分が1個当たり2.5mWとすると、読
出し回路ROで消費する消費電力は合計で、 (1.5mW+1.5mW+2.5mW)×64=352mW………(6) となる。これに対してページモードのない製品では
(6)式で表される値の1/8になる。
アンプ回路SENSEが1個当たり、1.5mW、リフ
ァレンス回路REFが1個当たり1.5mW、比較検出
器DIFFの部分が1個当たり2.5mWとすると、読
出し回路ROで消費する消費電力は合計で、 (1.5mW+1.5mW+2.5mW)×64=352mW………(6) となる。これに対してページモードのない製品では
(6)式で表される値の1/8になる。
【0050】図12は図11と同様、ページモードを有
する半導体メモリ装置の読出し回路の構成の他の例を示
したものである。図12では、図10の読出し回路RO
がセンスアンプ回路SENSE1つに対しリファレンス
回路REFを1つ有しているのに対し、センスアンプ回
路SENSE8つに対し、リファレンス回路REFを1
つ有する構成をとっているものである。このような構成
をとることにより、図11の構成に比べ、読出し回路が
占める面積が縮小でき、かつ低消費電力化が図れるもの
である。
する半導体メモリ装置の読出し回路の構成の他の例を示
したものである。図12では、図10の読出し回路RO
がセンスアンプ回路SENSE1つに対しリファレンス
回路REFを1つ有しているのに対し、センスアンプ回
路SENSE8つに対し、リファレンス回路REFを1
つ有する構成をとっているものである。このような構成
をとることにより、図11の構成に比べ、読出し回路が
占める面積が縮小でき、かつ低消費電力化が図れるもの
である。
【0051】尚、図12において、SENSE11,S
ENSE12,………,SENSE18,………,SE
NSE81,SENSE82,………,SENSE88
は夫々図7のSENSEに対応するものであり、QE1
11,………,QE121,………QE181,……
…,QE811,QE812,………,QE881は図
7のQE1に対応するものであり、QE112,QE1
22,………QE182,………,QE812,QE8
22,………,QE882は図7のQE2に対応するも
のである。
ENSE12,………,SENSE18,………,SE
NSE81,SENSE82,………,SENSE88
は夫々図7のSENSEに対応するものであり、QE1
11,………,QE121,………QE181,……
…,QE811,QE812,………,QE881は図
7のQE1に対応するものであり、QE112,QE1
22,………QE182,………,QE812,QE8
22,………,QE882は図7のQE2に対応するも
のである。
【0052】DIFF11,DIFF12,………,D
IFF18,………,DIFF81,DIFF82,…
……,DIFF88は図7のDIFFに対応するもので
あり、REF1,………,REF8は図7のREFに対
応するものである。
IFF18,………,DIFF81,DIFF82,…
……,DIFF88は図7のDIFFに対応するもので
あり、REF1,………,REF8は図7のREFに対
応するものである。
【0053】図11の場合と同様、図12の構成をとっ
た場合の読出し回路が占める面積と、消費電力を計算す
ると、 (10000 μ2 ×64+10000 μ2 ×8+4000μ2 ×64+1000μ2 ×64) =1.04mm2 …(7) (1.5mW×64+1.5mW×8+2.5mW×64) =268mW………(8) で表される。
た場合の読出し回路が占める面積と、消費電力を計算す
ると、 (10000 μ2 ×64+10000 μ2 ×8+4000μ2 ×64+1000μ2 ×64) =1.04mm2 …(7) (1.5mW×64+1.5mW×8+2.5mW×64) =268mW………(8) で表される。
【0054】(5)式と(7)式、(6)式と(8)式
を比較すると分かる通り、図12の構成は図11の構成
に比べ、読出し回路が占める面積は小さくなり、又消費
電流も少なくなる。
を比較すると分かる通り、図12の構成は図11の構成
に比べ、読出し回路が占める面積は小さくなり、又消費
電流も少なくなる。
【0055】一方、読出しスピードに関しては、図12
の構成は、図11の構成に比べ遅くなる。以下、これに
関して図9と図12を用いて説明する。
の構成は、図11の構成に比べ遅くなる。以下、これに
関して図9と図12を用いて説明する。
【0056】図12の構成では、リファレンス回路が8
ケのセンスアンプ回路に対して1ケ設けられているの
で、イコライズ期間は、1ケのリファレンス回路が8ケ
の選択されたディジット線を充電することになる。この
ために、充電する負荷容量が図11の構成に比べ多くな
り、図9のSD13の波形で示したとおり、ディジット
線の充電スピードが遅くなり、この結果、センスアンプ
回路SENSEの節点SI2,節点SA2またリファレ
ンス回路の出力節点RAの動作スピードが、それぞれ図
9のSI3,SA3,RA3の波形に示すように、図1
1の構成に比べ遅くなる。
ケのセンスアンプ回路に対して1ケ設けられているの
で、イコライズ期間は、1ケのリファレンス回路が8ケ
の選択されたディジット線を充電することになる。この
ために、充電する負荷容量が図11の構成に比べ多くな
り、図9のSD13の波形で示したとおり、ディジット
線の充電スピードが遅くなり、この結果、センスアンプ
回路SENSEの節点SI2,節点SA2またリファレ
ンス回路の出力節点RAの動作スピードが、それぞれ図
9のSI3,SA3,RA3の波形に示すように、図1
1の構成に比べ遅くなる。
【0057】従って、比較検出器の出力DOの波形は、
図9のDO3の波形に示すように、図11の構成に比べ
遅くなり、Yアドレスが切り換わり、“1”が記憶され
たメモリセルが選択された場合のスピードはtsense13
で表され、“0”が記憶されたメモリセルが選択された
場合のスピードはtsense23 で表されることとなり、図
11の構成のスピードtsense12 ,tsense22 に比べ共
にスピードが遅くなる結果となる。
図9のDO3の波形に示すように、図11の構成に比べ
遅くなり、Yアドレスが切り換わり、“1”が記憶され
たメモリセルが選択された場合のスピードはtsense13
で表され、“0”が記憶されたメモリセルが選択された
場合のスピードはtsense23 で表されることとなり、図
11の構成のスピードtsense12 ,tsense22 に比べ共
にスピードが遅くなる結果となる。
【0058】以上述べたように、従来技術の半導体メモ
リ装置は、読出し回路の構成において、センスアンプ回
路とリファレンス回路の出力を一定期間イコライズする
技術により高速化を実現しているので、本構成をページ
モードのある製品に適用した場合、ページモードのない
製品に比べ、一般に読出し回路が占める面積が大きくな
り、チップサイズが増大する。また、消費電力が多くな
る。
リ装置は、読出し回路の構成において、センスアンプ回
路とリファレンス回路の出力を一定期間イコライズする
技術により高速化を実現しているので、本構成をページ
モードのある製品に適用した場合、ページモードのない
製品に比べ、一般に読出し回路が占める面積が大きくな
り、チップサイズが増大する。また、消費電力が多くな
る。
【0059】そこで、面積増大及び消費電力の増大をな
るべく避けるため、回路構成を変更すると、スピードが
遅くなるという欠点がある。従って、高速読出し可能で
低消費電力可能な半導体メモリセル装置に適さないこと
になる。
るべく避けるため、回路構成を変更すると、スピードが
遅くなるという欠点がある。従って、高速読出し可能で
低消費電力可能な半導体メモリセル装置に適さないこと
になる。
【0060】本発明の目的は、高速読出し可能で低消費
電力可能な半導体メモリ装置を提供することである。
電力可能な半導体メモリ装置を提供することである。
【0061】
【課題を解決するための手段】本発明によれば、メモリ
セルと、このメモリセルからの読出しデータが導出され
るディジット線と、このディジット線の電圧を検出する
センスアンプ手段と、このセンスアンプ手段の出力と基
準電圧とを比較してこの比較結果を読出しデータとして
出力する比較手段とを含む半導体メモリ装置であって、
前記アドレス信号の遷移後に所定時間前記センスアンプ
手段の出力電圧をプリセットするプリセット手段を有
し、前記プリセット手段は、定電圧発生回路と、前記所
定時間活性化され前記定電圧発生回路の出力により前記
センスアンプ手段の出力電圧をプリセットするプリセッ
ト回路とを有することを特徴とする半導体メモリ装置が
得られる。
セルと、このメモリセルからの読出しデータが導出され
るディジット線と、このディジット線の電圧を検出する
センスアンプ手段と、このセンスアンプ手段の出力と基
準電圧とを比較してこの比較結果を読出しデータとして
出力する比較手段とを含む半導体メモリ装置であって、
前記アドレス信号の遷移後に所定時間前記センスアンプ
手段の出力電圧をプリセットするプリセット手段を有
し、前記プリセット手段は、定電圧発生回路と、前記所
定時間活性化され前記定電圧発生回路の出力により前記
センスアンプ手段の出力電圧をプリセットするプリセッ
ト回路とを有することを特徴とする半導体メモリ装置が
得られる。
【0062】
【実施例】以下に発明の実施例につき図面を用いて詳述
する。
する。
【0063】図1は本発明の実施例の概略構成を示すブ
ロック図であり、図7と同等部分は同一符号により示し
ている。
ロック図であり、図7と同等部分は同一符号により示し
ている。
【0064】本実施例では、センスアンプ回路SENS
Eの出力節点SENとリファレンス回路REFの出力節
点RAとをイコライズするためのトランジスタQE1,
QE2(図7参照)が設けられていない。その代りに、
節点SAをアドレス遷移後の一定期間にパルスATDに
よって所定電圧にプリセットするプリセット回路PS
が、センスアンプ回路SENSE内に設けられている。
Eの出力節点SENとリファレンス回路REFの出力節
点RAとをイコライズするためのトランジスタQE1,
QE2(図7参照)が設けられていない。その代りに、
節点SAをアドレス遷移後の一定期間にパルスATDに
よって所定電圧にプリセットするプリセット回路PS
が、センスアンプ回路SENSE内に設けられている。
【0065】このプリセット回路PSのプリセット電圧
は、別に設けられている定電圧発生回路CONにより生
成される定電圧により決定される。この定電圧発生回路
CONは、メモリセルの読出し時に“L”になる信号N
RDにより活性制御されるようになっている。
は、別に設けられている定電圧発生回路CONにより生
成される定電圧により決定される。この定電圧発生回路
CONは、メモリセルの読出し時に“L”になる信号N
RDにより活性制御されるようになっている。
【0066】尚、センスアンプ回路SENSE内のSE
Nで示す回路部分は図8のフィードバックNOR型のセ
ンスアンプ回路構成であり、図2に図1のSENSE,
MX,PS,CONの各回路の具体例を示している。
Nで示す回路部分は図8のフィードバックNOR型のセ
ンスアンプ回路構成であり、図2に図1のSENSE,
MX,PS,CONの各回路の具体例を示している。
【0067】図2においても図8と同一の部分は同一符
号をつけて説明を省略する。QS13は、ゲートに読出
し時に“L”になる信号NRDが接続されたPE−MO
SFET、QS14とQS15は、直列に接続されゲー
トが電源CCに接続されたN0−MOSFETであり、
読出し時は、トランジスタQS14とQS15の電流駆
動能力の比により、出力SK1に一定電圧VSKが出力さ
れるものである。トランジスタQS13,QS14,Q
S15により、出力に一定電圧を発生する定電圧発生回
路(CON)が構成される。
号をつけて説明を省略する。QS13は、ゲートに読出
し時に“L”になる信号NRDが接続されたPE−MO
SFET、QS14とQS15は、直列に接続されゲー
トが電源CCに接続されたN0−MOSFETであり、
読出し時は、トランジスタQS14とQS15の電流駆
動能力の比により、出力SK1に一定電圧VSKが出力さ
れるものである。トランジスタQS13,QS14,Q
S15により、出力に一定電圧を発生する定電圧発生回
路(CON)が構成される。
【0068】ATDは半導体装置内部のATD回路(図
示せず)で発生され、アドレス入力が変化した後、一定
規格“L”になるパルスが印加される信号線である。
示せず)で発生され、アドレス入力が変化した後、一定
規格“L”になるパルスが印加される信号線である。
【0069】QS11は信号ATDがゲートに接続され
たPE−MOSFETであり、QS12はトランジスタ
QS11と直列に接続され、ゲートが定電圧発生回路の
出力SK1に接続されたN0−MOSFETである。ト
ランジスタQS11とQS12により、プリセット回路
PS1が構成される。
たPE−MOSFETであり、QS12はトランジスタ
QS11と直列に接続され、ゲートが定電圧発生回路の
出力SK1に接続されたN0−MOSFETである。ト
ランジスタQS11とQS12により、プリセット回路
PS1が構成される。
【0070】トランジスタQS11の電流駆動能力はト
ランジスタQS12に比べ充分大きくなるように設計さ
れており、トランジスタQS12が従来技術の図8に示
すプリチャージ用のトランジスタQS3に対応するプリ
チャージのためのものであり、トランジスタQS12の
電流駆動能力は、トランジスタQS1の電流駆動能力に
比べ充分大きくなるように設計されている。
ランジスタQS12に比べ充分大きくなるように設計さ
れており、トランジスタQS12が従来技術の図8に示
すプリチャージ用のトランジスタQS3に対応するプリ
チャージのためのものであり、トランジスタQS12の
電流駆動能力は、トランジスタQS1の電流駆動能力に
比べ充分大きくなるように設計されている。
【0071】図2の回路では、読出し時、節点SK1に
一定電圧を発生させ、この電圧をトランジスタQS12
のゲートに印加することにより、トランジスタQS12
の電流駆動能力を制御し、信号ATDが“L”の期間
(プリチャージ期間)トランジスタQS11とQS12
を通して、選択されたメモリセルに接続されたディジッ
ト線を充電し、節点SA1を所望の値まで充電するもの
である。
一定電圧を発生させ、この電圧をトランジスタQS12
のゲートに印加することにより、トランジスタQS12
の電流駆動能力を制御し、信号ATDが“L”の期間
(プリチャージ期間)トランジスタQS11とQS12
を通して、選択されたメモリセルに接続されたディジッ
ト線を充電し、節点SA1を所望の値まで充電するもの
である。
【0072】プリチャージ期間が終了すると、信号AT
Dは“H”に復帰し、トランジスタQS11が非導通に
なり、選択されたメモリセルに接続されたディジット線
と節点SA1は、トランジスタQS1にのみ充電される
結果となる。
Dは“H”に復帰し、トランジスタQS11が非導通に
なり、選択されたメモリセルに接続されたディジット線
と節点SA1は、トランジスタQS1にのみ充電される
結果となる。
【0073】プリチャージ期間、節点SA1がトランジ
スタQS12により充電されるが、充電される値はトラ
ンジスタQS12のゲート幅/ゲート長と、トランジス
タQS12の閾値と、節点SK1の電圧と、信号ATD
のパルス幅により制御できる。
スタQS12により充電されるが、充電される値はトラ
ンジスタQS12のゲート幅/ゲート長と、トランジス
タQS12の閾値と、節点SK1の電圧と、信号ATD
のパルス幅により制御できる。
【0074】図2と図3及び図10を用いて、本発明の
センスアンプ回路の動作について説明する。図3は図9
と同様、Yアドレスが切り換わり、“1”が記憶された
メモリセルが選択された時、及び“0”が記憶されたメ
モリセルが選択された時の各節点の波形を示したもので
ある。
センスアンプ回路の動作について説明する。図3は図9
と同様、Yアドレスが切り換わり、“1”が記憶された
メモリセルが選択された時、及び“0”が記憶されたメ
モリセルが選択された時の各節点の波形を示したもので
ある。
【0075】トランジスタQS1からQS7の部分は、
従来例とまったく同一であるので、節点SC1と節点S
I1の関係は、図10の曲線Tで表わされることは、従
来例と同一である。又、本発明においても通常、節点S
C1の電圧VSCと節点SI1の電圧VSIは(1)式で表
わされる値にバイアスされていることも従来技術と同一
である。
従来例とまったく同一であるので、節点SC1と節点S
I1の関係は、図10の曲線Tで表わされることは、従
来例と同一である。又、本発明においても通常、節点S
C1の電圧VSCと節点SI1の電圧VSIは(1)式で表
わされる値にバイアスされていることも従来技術と同一
である。
【0076】又、本発明においては、節点SK1の値は
VSKI に設定されており、プリチャージ期間が終了した
時、節点SAの電圧はVSAP になるように設計されてお
り、さらに節点SC1と節点SI1の関係は第10図点
Pで平衡するように、QS12のゲート幅/ゲート長と
信号ATDのパルス幅は設計されているとして説明す
る。
VSKI に設定されており、プリチャージ期間が終了した
時、節点SAの電圧はVSAP になるように設計されてお
り、さらに節点SC1と節点SI1の関係は第10図点
Pで平衡するように、QS12のゲート幅/ゲート長と
信号ATDのパルス幅は設計されているとして説明す
る。
【0077】(1)“1”が記憶されたメモリセルが選
択された場合;Yアドレスが切り換わり、Y1が“H”
になると、トランジスタQY1が導通し、メモリセルM
11が選択される。メモリセルM11は書込まれている
ため、M11に電流は流れない。
択された場合;Yアドレスが切り換わり、Y1が“H”
になると、トランジスタQY1が導通し、メモリセルM
11が選択される。メモリセルM11は書込まれている
ため、M11に電流は流れない。
【0078】この時、ATD回路により発生されたパル
ス信号が信号ATDに印加され、信号ATDが“H”→
“L”に変化する(図3のATDに示す波形に相当)。
この時、トランジスタQS11が導通するため、ディジ
ット線SD1と節点SA1は夫々図3のSD1,SA1
に示すように、急激に充電される。その後、信号ATD
が“L”→H”に変化し、プリチャージ期間が終了する
と(この時、節点SA1は、VSAP まで充電されてい
る)、トランジスタQS11が非導通となり、それ以後
の節点SA1の充電はトランジスタQS1のみで行なわ
れることになり、従来技術の場合と同様、(2)式で表
わされる値まで充電される。
ス信号が信号ATDに印加され、信号ATDが“H”→
“L”に変化する(図3のATDに示す波形に相当)。
この時、トランジスタQS11が導通するため、ディジ
ット線SD1と節点SA1は夫々図3のSD1,SA1
に示すように、急激に充電される。その後、信号ATD
が“L”→H”に変化し、プリチャージ期間が終了する
と(この時、節点SA1は、VSAP まで充電されてい
る)、トランジスタQS11が非導通となり、それ以後
の節点SA1の充電はトランジスタQS1のみで行なわ
れることになり、従来技術の場合と同様、(2)式で表
わされる値まで充電される。
【0079】節点SA1の電圧とVREF との差が、次段
の比較検出器DIFFで検出できる電圧以上になると、
比較検出器の出力DOは図3のDO1の波形で示す様に
“L”→“H”に変化する。この時のスピードは、図3
のtsense 11で表わされる。
の比較検出器DIFFで検出できる電圧以上になると、
比較検出器の出力DOは図3のDO1の波形で示す様に
“L”→“H”に変化する。この時のスピードは、図3
のtsense 11で表わされる。
【0080】(2)“0”が記憶されたメモリセルが選
択された場合;Yアドレスが切り換わり、Ymが“H”
になると、トランジスタQYmが導通し、メモリセルM
1mが選択される。メモリセルM1mは消去されている
ので、M1mには電流が流れる。この時、(1)で述べ
たのと同様、信号ATDが“H”→“L”に変化し、ト
ランジスタQS11が導通し、ディジット線SD1と節
点SA1は急激に充電される。
択された場合;Yアドレスが切り換わり、Ymが“H”
になると、トランジスタQYmが導通し、メモリセルM
1mが選択される。メモリセルM1mは消去されている
ので、M1mには電流が流れる。この時、(1)で述べ
たのと同様、信号ATDが“H”→“L”に変化し、ト
ランジスタQS11が導通し、ディジット線SD1と節
点SA1は急激に充電される。
【0081】その後、信号ATDが“L”→“H”に変
化し、プリチャージ期間が終了するが、この時、節点S
A1 はVSAP まで充電されており、VSAP の値は従来技
術で述べた(4)式で表されるVSA(on)の値近くに設定
されているので、節点SA1の電圧は、VSAP 〜VSA(o
n)にすみやかに変化する。
化し、プリチャージ期間が終了するが、この時、節点S
A1 はVSAP まで充電されており、VSAP の値は従来技
術で述べた(4)式で表されるVSA(on)の値近くに設定
されているので、節点SA1の電圧は、VSAP 〜VSA(o
n)にすみやかに変化する。
【0082】比較検出器DIFFは、信号ATDが
“L”→“H”に復帰した後に活性化されると、この比
較検出器の出力DO図3のDO1に示すように信号AT
Dが“L”→“H”に変化した後、“H”→“L”に変
化する。この時のスピードは図3のtsense12 で表され
る。
“L”→“H”に復帰した後に活性化されると、この比
較検出器の出力DO図3のDO1に示すように信号AT
Dが“L”→“H”に変化した後、“H”→“L”に変
化する。この時のスピードは図3のtsense12 で表され
る。
【0083】以上述べたように、本発明によるセンスア
ンプ回路にあっては、各センスアンプ回路に、アドレス
入力が変化した後一定期間(プリチャージ期間)選択さ
れたディジット線と出力節点(SA1)を充電すること
により、出力節点をVSA(on)近辺の予め設定された値に
充電するプリセット回路PS1を有しているので、従来
技術のように、高速化のためにリファレンス回路REF
から、選択されたディジット線及び出力節点を充電する
方式でない。よってリファレンス回路REFの個数を減
らしても読出しスピードはほとんど変化しない。
ンプ回路にあっては、各センスアンプ回路に、アドレス
入力が変化した後一定期間(プリチャージ期間)選択さ
れたディジット線と出力節点(SA1)を充電すること
により、出力節点をVSA(on)近辺の予め設定された値に
充電するプリセット回路PS1を有しているので、従来
技術のように、高速化のためにリファレンス回路REF
から、選択されたディジット線及び出力節点を充電する
方式でない。よってリファレンス回路REFの個数を減
らしても読出しスピードはほとんど変化しない。
【0084】またプリチャージ期間、プリセット回路に
より、出力節点SA1は予め設定された値に充電される
が、この値はVSA(on)近辺に設定されているので、
“0”が記憶されたメモリセルが選択された場合のスピ
ードは、信号ATDのパルス幅でほぼ決定されることに
なり、メモリセル電流ION(cell)の値にほとんど依存し
ないことになる。
より、出力節点SA1は予め設定された値に充電される
が、この値はVSA(on)近辺に設定されているので、
“0”が記憶されたメモリセルが選択された場合のスピ
ードは、信号ATDのパルス幅でほぼ決定されることに
なり、メモリセル電流ION(cell)の値にほとんど依存し
ないことになる。
【0085】図4は本発明のセンスアンプ回路を用いた
場合のページモードを有する半導体メモリ装置の読出し
回路の構成の例を示したものである。図12に示す従来
例と同一の箇所は同一の符号をつけ説明を省略する。
場合のページモードを有する半導体メモリ装置の読出し
回路の構成の例を示したものである。図12に示す従来
例と同一の箇所は同一の符号をつけ説明を省略する。
【0086】SP12,………,SP18,………,S
P81,SP82,………,SP88は図1のSPに示
す部分回路を示したもので、SP11,SP12,……
…,SP18はページ1のデータを読出す読出し回路で
あり、SP81,SP82,………,SP88はページ
8のデータを読出す読出し回路である。
P81,SP82,………,SP88は図1のSPに示
す部分回路を示したもので、SP11,SP12,……
…,SP18はページ1のデータを読出す読出し回路で
あり、SP81,SP82,………,SP88はページ
8のデータを読出す読出し回路である。
【0087】図4に示す実施例において、ページモード
時の動作は、従来技術において、図11,12を用いて
説明した動作とほとんど同一である。異なる点は、従来
技術の図12の構成では、イコライズ期間、1つのリフ
ァレンス回路が8つの選択されたディジット線及びセン
スアンプ回路の出力節点を充電するにのに対し、本発明
では、各センスアンプに設けられた信号ATDで制御さ
れるプリセット回路PSにより、選択されたディジット
線及びセンスアンプ回路の出力節点を充電する点であ
る。
時の動作は、従来技術において、図11,12を用いて
説明した動作とほとんど同一である。異なる点は、従来
技術の図12の構成では、イコライズ期間、1つのリフ
ァレンス回路が8つの選択されたディジット線及びセン
スアンプ回路の出力節点を充電するにのに対し、本発明
では、各センスアンプに設けられた信号ATDで制御さ
れるプリセット回路PSにより、選択されたディジット
線及びセンスアンプ回路の出力節点を充電する点であ
る。
【0088】次に、図4の構成をとった場合の読出し回
路が占める面積と消費電力を計算する。図8に示す従来
技術のセンスアンプ回路と図2に示す本発明のセンスア
ンプ回路とを比較すると、本発明ではトランジスタQS
3がない代りに、トランジスタQS11とQS12が付
加されていることが分かる。従って、従来技術に対して
センスアンプ回路が占める面積は約10%大きくなると
して、センスアンプ回路SENSEの部分がしめる面積
を11000 μ2 とする。
路が占める面積と消費電力を計算する。図8に示す従来
技術のセンスアンプ回路と図2に示す本発明のセンスア
ンプ回路とを比較すると、本発明ではトランジスタQS
3がない代りに、トランジスタQS11とQS12が付
加されていることが分かる。従って、従来技術に対して
センスアンプ回路が占める面積は約10%大きくなると
して、センスアンプ回路SENSEの部分がしめる面積
を11000 μ2 とする。
【0089】リファレンス回路REFの構成は従来技術
とまったく同一であるので、リファレンス回路の部分が
占める面積は、従来技術と同様、10000 μ2 とする。ま
た、本発明では、従来技術に対し、定電圧発生回路CO
Nが付加されるが、この部分が占める面積を3000μ2 と
する。また図4と図12と比較すると分かる通り、本発
明ではセンスアンプ回路の出力とリファレンス回路の出
力をイコライズする2つのMOSFETが不要となる。
更に、比較検出器の構成は従来技術とまったく同一であ
るので、比較検出器が占める面積は、従来技術と同様40
00μ2 とする。
とまったく同一であるので、リファレンス回路の部分が
占める面積は、従来技術と同様、10000 μ2 とする。ま
た、本発明では、従来技術に対し、定電圧発生回路CO
Nが付加されるが、この部分が占める面積を3000μ2 と
する。また図4と図12と比較すると分かる通り、本発
明ではセンスアンプ回路の出力とリファレンス回路の出
力をイコライズする2つのMOSFETが不要となる。
更に、比較検出器の構成は従来技術とまったく同一であ
るので、比較検出器が占める面積は、従来技術と同様40
00μ2 とする。
【0090】以上の仮定のもと図4の構成をとった場合
の読出し回路が占める面積を計算すると、 (11000 μ2 ×64+10000 μ2 ×8+3000μ2 ×8+4000μ2 ×8) =0.84mm2 ……(9) となる。
の読出し回路が占める面積を計算すると、 (11000 μ2 ×64+10000 μ2 ×8+3000μ2 ×8+4000μ2 ×8) =0.84mm2 ……(9) となる。
【0091】次に、図3の構成をとった場合の読出し回
路の消費電力を計算する。本発明においては、定電圧発
生回路CONで消費される電力が図12に示す従来技術
に対して付加される。定電圧発生回路CONは回路構成
から明らかなように、トランジスタQS22のゲートを
駆動するのみであり、駆動能力はそれほど必要としな
い。ここではこの定電圧発生回路CONの消費電力を
0.5mWとする。
路の消費電力を計算する。本発明においては、定電圧発
生回路CONで消費される電力が図12に示す従来技術
に対して付加される。定電圧発生回路CONは回路構成
から明らかなように、トランジスタQS22のゲートを
駆動するのみであり、駆動能力はそれほど必要としな
い。ここではこの定電圧発生回路CONの消費電力を
0.5mWとする。
【0092】リファレンス回路REFと比較検出器DI
FFの構成は従来技術とまったく同一であるので、消費
電力も等しく、夫々1.5mW、2.5mWとする。ま
た、センスアンプ回路SENSEは、従来技術と構成は
多少異なるがDC的な消費電力は従来技術と同一とな
り、これを1.5mWとすると、図4の構成をとった場
合の読出し回路の消費電力は、 (1.5mW×64+1.5mW×8+2.5mW×64+0.5mW×8) =272mW ……(10) となる。
FFの構成は従来技術とまったく同一であるので、消費
電力も等しく、夫々1.5mW、2.5mWとする。ま
た、センスアンプ回路SENSEは、従来技術と構成は
多少異なるがDC的な消費電力は従来技術と同一とな
り、これを1.5mWとすると、図4の構成をとった場
合の読出し回路の消費電力は、 (1.5mW×64+1.5mW×8+2.5mW×64+0.5mW×8) =272mW ……(10) となる。
【0093】本発明と従来技術とを比較すると、図11
に示す従来技術の読出し回路の占める面積は(5)式
で、消費電力は(6)式で夫々表わされ、読出し時の内
部波形が図9で表わされる。これらを夫々本発明の場合
の(9)式、(10)式、図3と比較すると、本発明の
読出し回路は図11に示される来技術の場合に比べ、読
出し回路の占める面積が小さく、低消費電力化を実現し
ており、従来技術とほぼ同等の読出しスピードを得てい
ることが分かる。
に示す従来技術の読出し回路の占める面積は(5)式
で、消費電力は(6)式で夫々表わされ、読出し時の内
部波形が図9で表わされる。これらを夫々本発明の場合
の(9)式、(10)式、図3と比較すると、本発明の
読出し回路は図11に示される来技術の場合に比べ、読
出し回路の占める面積が小さく、低消費電力化を実現し
ており、従来技術とほぼ同等の読出しスピードを得てい
ることが分かる。
【0094】図12に示す従来技術の読出し回路の占め
る面積は(7)式で、消費電力は(8)式で夫々表わさ
れ、読出し時の内部波形が図9(点線で示す波形)で表
わされる。これらを夫々本発明の場合の(9)式、(1
0)式、図3と比較すると、本発明の読出し回路は図1
2に示される従来技術に比べて読出し回路の占める面積
が小さく、読出しスピードが速く、従来技術とほぼ同等
の消費電力を得ていることが分かる。
る面積は(7)式で、消費電力は(8)式で夫々表わさ
れ、読出し時の内部波形が図9(点線で示す波形)で表
わされる。これらを夫々本発明の場合の(9)式、(1
0)式、図3と比較すると、本発明の読出し回路は図1
2に示される従来技術に比べて読出し回路の占める面積
が小さく、読出しスピードが速く、従来技術とほぼ同等
の消費電力を得ていることが分かる。
【0095】図5(A),(B)は夫々定電圧発生回路
CONの各例を示したものである。図5(A)の例にお
いて、QS23,QS24はPE−MOSFETであ
り、QS25はNE−MOSFETである。又、出力節
点SK2の電圧はトランジスタQS24の電流駆動能力
とトランジスタQS25の電流駆動能力との比で決定さ
れる。
CONの各例を示したものである。図5(A)の例にお
いて、QS23,QS24はPE−MOSFETであ
り、QS25はNE−MOSFETである。又、出力節
点SK2の電圧はトランジスタQS24の電流駆動能力
とトランジスタQS25の電流駆動能力との比で決定さ
れる。
【0096】図5(B)の例では、一定電圧を電源とし
たものであり、本構成では図2に示す定電圧発生回路C
ONは不安となり、トランジスタQS12のゲートを直
接電源に接続することにより実現できる。
たものであり、本構成では図2に示す定電圧発生回路C
ONは不安となり、トランジスタQS12のゲートを直
接電源に接続することにより実現できる。
【0097】定電圧発生回路は図5以外に種々考えられ
るが、0Vから電源電圧までの一定電圧を発生し、ある
程度出力電圧が電源電圧依存性をもつ回路構成であれば
有効であり、回路構成を限定するものではない。
るが、0Vから電源電圧までの一定電圧を発生し、ある
程度出力電圧が電源電圧依存性をもつ回路構成であれば
有効であり、回路構成を限定するものではない。
【0098】図6にセンスアンプ回路の第2の例を示
す。図2と同一の箇所は同一の符号を付して説明を省略
する。図において、QS21はPE−MOSFET、Q
S22,QS23は共にNE−MOSFETである。信
号NATDは信号ATDの逆相で、信号ATDと同様、
ATD回路で発生される信号である。図6のPS2で示
すプリセット回路は図2のPS1で示すプリセット回路
が、トランジスタQS12の電流駆動能力と信号ATD
のパルス幅により出力節点SA1をプリセットする電圧
を設定していたのに対し、トランジスタQS21とQS
23の電流駆動能力の比と信号ATDのパルス幅によ
り、電圧の設定を行なうものである。
す。図2と同一の箇所は同一の符号を付して説明を省略
する。図において、QS21はPE−MOSFET、Q
S22,QS23は共にNE−MOSFETである。信
号NATDは信号ATDの逆相で、信号ATDと同様、
ATD回路で発生される信号である。図6のPS2で示
すプリセット回路は図2のPS1で示すプリセット回路
が、トランジスタQS12の電流駆動能力と信号ATD
のパルス幅により出力節点SA1をプリセットする電圧
を設定していたのに対し、トランジスタQS21とQS
23の電流駆動能力の比と信号ATDのパルス幅によ
り、電圧の設定を行なうものである。
【0099】定電圧発生回路として図5(A),(B)
の構成をとった場合、プリセット回路として図6の構成
をとった場合においても本発明の基本的な動作は、図2
を用いて説明した動作と同一であり、同様な効果が得ら
れるので、説明を省略する。
の構成をとった場合、プリセット回路として図6の構成
をとった場合においても本発明の基本的な動作は、図2
を用いて説明した動作と同一であり、同様な効果が得ら
れるので、説明を省略する。
【0100】以上述べた説明では、センスアンプ回路の
出力節点SA1のプリセット電圧を、トランジスタQS
12の電流駆動能力と信号ATDのパルス幅により設定
する例を示したが、トランジスタQS12の電流駆動能
力とトランジスタQS12のしきい値で設定することも
可能である。
出力節点SA1のプリセット電圧を、トランジスタQS
12の電流駆動能力と信号ATDのパルス幅により設定
する例を示したが、トランジスタQS12の電流駆動能
力とトランジスタQS12のしきい値で設定することも
可能である。
【0101】例えば、定電圧発生回路CONの出力電圧
をVSKI とし、トランジスタQS12のしきい値をVTo
とすると、VREF とVSKI の値が(11)式を満たすの
であれば、トランジスタQS12の電流駆動能力のみで
プリセット電圧を設定でき、トランジスタQS11及び
信号ATDは不要になる。
をVSKI とし、トランジスタQS12のしきい値をVTo
とすると、VREF とVSKI の値が(11)式を満たすの
であれば、トランジスタQS12の電流駆動能力のみで
プリセット電圧を設定でき、トランジスタQS11及び
信号ATDは不要になる。
【0102】VREF −β>VSKI −VT0………(11) 尚、βは比較検出器が電圧差を検出できる最小の値であ
る。つまり、トランジスタQS12を節点SA1の電圧
リミッターとして動作させることにより、回路を簡便化
することができる。
る。つまり、トランジスタQS12を節点SA1の電圧
リミッターとして動作させることにより、回路を簡便化
することができる。
【0103】以上の実施例では、EPROMを例にとり
説明したが、読み出し専用メモリ(マスクROM)、電
気的書込み消去可能な半導体メモリ(EEPROM)に
適用しても本発明は有効であり、EPROMに限るもの
ではない。
説明したが、読み出し専用メモリ(マスクROM)、電
気的書込み消去可能な半導体メモリ(EEPROM)に
適用しても本発明は有効であり、EPROMに限るもの
ではない。
【0104】
【発明の効果】上述したように、本発明の半導体メモリ
装置によれば、各センスアンプ回路にプリチャージ期間
出力節点を予め設定された値に充電するプリセット回路
を有しているので、ページモードがある製品に適用する
と、従来技術では実現不可能であった低消費電力かつ高
速読み出し可能な半導体メモリ装置を実現でき、また、
チップ上、読出し占有面積を従来技術より縮小できるこ
とになり、安価に提供できるという効果がある。
装置によれば、各センスアンプ回路にプリチャージ期間
出力節点を予め設定された値に充電するプリセット回路
を有しているので、ページモードがある製品に適用する
と、従来技術では実現不可能であった低消費電力かつ高
速読み出し可能な半導体メモリ装置を実現でき、また、
チップ上、読出し占有面積を従来技術より縮小できるこ
とになり、安価に提供できるという効果がある。
【0105】又、“0”が記憶されたメモリセルが選択
された時の読み出しスピードがメモリセル電流によらな
いので、メモリセル電流のバラツキにより読み出しスピ
ードが遅くなる問題がなくなり、信頼性の高い半導体メ
モリ装置を実現できるという効果がある。
された時の読み出しスピードがメモリセル電流によらな
いので、メモリセル電流のバラツキにより読み出しスピ
ードが遅くなる問題がなくなり、信頼性の高い半導体メ
モリ装置を実現できるという効果がある。
【図1】本発明の実施例の概略構成を示すブロック図で
ある。
ある。
【図2】図1のセンスアンプ回路の例を示す回路図であ
る。
る。
【図3】図2のセンスアンプ回路の各部動作波形図であ
る。
る。
【図4】本発明の実施例をページモードの半導体メモリ
装置に適用した場合のブロック図である。
装置に適用した場合のブロック図である。
【図5】(A),(B)は定電圧発生回路の各例を示す
図である。
図である。
【図6】図1のセンスアンプ回路の他の例を示す回路図
である。
である。
【図7】従来の半導体メモリ装置の読出し回路の例を示
す図である。
す図である。
【図8】図7のセンスアンプ回路の例を示す回路図であ
る。
る。
【図9】図8のセンスアンプ回路の各部動作波形図であ
る。
る。
【図10】図8のセンスアンプ回路の入出力特性図であ
る。
る。
【図11】従来のページモードを有する半導体メモリ装
置の読出し回路のブロック図である。
置の読出し回路のブロック図である。
【図12】従来のページモードを有する半導体メモリ装
置の読出し回路の他の例のブロック図である。
置の読出し回路の他の例のブロック図である。
SENSE センスアンプ回路 REF リファレンス回路 DIFF 比較検出器 PS プリセット回路 CON 定電圧発生回路 MX メモリセルアレイ
Claims (3)
- 【請求項1】 メモリセルと、このメモリセルからの読
出しデータが導出されるディジット線と、このディジッ
ト線の電圧を検出するセンスアンプ手段と、このセンス
アンプ手段の出力と基準電圧とを比較してこの比較結果
を読出しデータとして出力する比較手段とを含む半導体
メモリ装置であって、前記アドレス信号の遷移後に所定
時間前記センスアンプ手段の出力電圧をプリセットする
プリセット手段を有し、前記プリセット手段は、定電圧
発生回路と、前記所定時間活性化され前記定電圧発生回
路の出力により前記センスアンプ手段の出力電圧をプリ
セットするプリセット回路とを有することを特徴とする
半導体メモリ装置。 - 【請求項2】 前記プリセット回路は前記センスアンプ
手段に夫々対応して設けられており、前記定電圧発生回
路は前記プリセット回路の複数個に共通に設けられてい
ることを特徴とする請求項1記載の半導体メモリ装置。 - 【請求項3】 前記プリセット手段は、前記所定期間活
性化され電源電圧により前記センスアンプ手段の出力電
圧をプリセットするプリセット回路を有することを特徴
とする請求項1記載の半導体メモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28014193A JP2687852B2 (ja) | 1993-10-13 | 1993-10-13 | 半導体メモリ装置 |
US08/320,457 US5530671A (en) | 1993-10-13 | 1994-10-11 | Semiconductor memory device having presetting function of sense amplifier |
KR1019940026725A KR0184617B1 (ko) | 1993-10-13 | 1994-10-13 | 감지 증폭기의 프리세팅 기능을 갖는 반도체 메모리 장치 |
US08/434,403 US5555217A (en) | 1993-10-13 | 1995-05-03 | Semiconductor memory device having presetting function sense amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28014193A JP2687852B2 (ja) | 1993-10-13 | 1993-10-13 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07114795A JPH07114795A (ja) | 1995-05-02 |
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Family
ID=17620910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (3)
Country | Link |
---|---|
US (2) | US5530671A (ja) |
JP (1) | JP2687852B2 (ja) |
KR (1) | KR0184617B1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7255997B1 (en) * | 1993-04-27 | 2007-08-14 | N.V. Innogenetics S.A. | Sequences of hepatitis C virus genotypes and their use as therapeutic and diagnostic agents |
EP0984068B1 (en) * | 1993-04-27 | 2012-03-28 | Innogenetics N.V. | Sequences of hepatitis c virus genotypes and their use as therapeutic and diagnostic agents |
US6108237A (en) | 1997-07-17 | 2000-08-22 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
ATE218003T1 (de) * | 1995-02-10 | 2002-06-15 | Micron Technology Inc | Schneller leseverstärker für einen flash-speicher |
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