JP2674218B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2674218B2 JP2674218B2 JP1155343A JP15534389A JP2674218B2 JP 2674218 B2 JP2674218 B2 JP 2674218B2 JP 1155343 A JP1155343 A JP 1155343A JP 15534389 A JP15534389 A JP 15534389A JP 2674218 B2 JP2674218 B2 JP 2674218B2
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- plate electrode
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はMOS型電界効果トランジスタの上部、下部、
上部と下部両方に柱状又は輪柱状にキャパシタを設け
た、特に記憶容量が大きく、面積効率の良い半導体記憶
装置に関する。
上部と下部両方に柱状又は輪柱状にキャパシタを設け
た、特に記憶容量が大きく、面積効率の良い半導体記憶
装置に関する。
従来の技術 従来、大容量の半導体記憶装置を得るために、半導体
基板上部に、プレート電極と絶縁膜を交互に重ね積み上
げるスタック型、あるいは半導体基板に溝を掘り、絶縁
膜を介してプレート電極を埋め込み、溝側面に拡散層を
設けキャパシタを形成するトレンチ型の半導体記憶装置
が研究・開発されている。
基板上部に、プレート電極と絶縁膜を交互に重ね積み上
げるスタック型、あるいは半導体基板に溝を掘り、絶縁
膜を介してプレート電極を埋め込み、溝側面に拡散層を
設けキャパシタを形成するトレンチ型の半導体記憶装置
が研究・開発されている。
発明が解決しようとする課題 スタック型の半導体記憶装置におけるプレート電極と
絶縁膜とを平面状に交互に積み上げるキャパシタの形成
方法は、製造工程数が多く、制御が困難である。またト
レンチ型の半導体記憶装置における半導体基板に溝を掘
り、単にプレートを埋め込むだけのキャパシタ形成法
は、大容量を得るためにマスク上、溝上面の占める面積
を小さくする必要があり、溝内の結晶欠陥等の影響を受
けやすい。本発明は上述の課題に鑑みてなされたもので
製造工程が少なく且つ、大容量、高集積化を図った高信
頼性の半導体記憶装置を提供することを目的とする。
絶縁膜とを平面状に交互に積み上げるキャパシタの形成
方法は、製造工程数が多く、制御が困難である。またト
レンチ型の半導体記憶装置における半導体基板に溝を掘
り、単にプレートを埋め込むだけのキャパシタ形成法
は、大容量を得るためにマスク上、溝上面の占める面積
を小さくする必要があり、溝内の結晶欠陥等の影響を受
けやすい。本発明は上述の課題に鑑みてなされたもので
製造工程が少なく且つ、大容量、高集積化を図った高信
頼性の半導体記憶装置を提供することを目的とする。
課題を解決するための手段 本発明の半導体記憶装置は、上記目的を達成するため
に、第１の導電型半導体基板に形成された溝と、前記溝
の内部側壁部分に形成された第４のプレート電極と、前
記第４のプレート電極と第１の容量絶縁膜によって介さ
れる第３のプレート電極とを有する第１のキャパシタ
と、前記溝の上部に形成された第１の導電型エピタキシ
ャル層にMOSトランジスタを形成し、前記MOSトランジス
タのゲート電極上部に絶縁膜を介して、第２のプレート
電極と、前記第４のプレート電極の一部と接触する前記
MOSトランジスタの拡散層と接触し、前記第２のプレー
ト電極と第２の絶縁膜によって介される第１のプレート
電極とを有する第２のキャパシタを備えた構成となって
いる。
に、第１の導電型半導体基板に形成された溝と、前記溝
の内部側壁部分に形成された第４のプレート電極と、前
記第４のプレート電極と第１の容量絶縁膜によって介さ
れる第３のプレート電極とを有する第１のキャパシタ
と、前記溝の上部に形成された第１の導電型エピタキシ
ャル層にMOSトランジスタを形成し、前記MOSトランジス
タのゲート電極上部に絶縁膜を介して、第２のプレート
電極と、前記第４のプレート電極の一部と接触する前記
MOSトランジスタの拡散層と接触し、前記第２のプレー
ト電極と第２の絶縁膜によって介される第１のプレート
電極とを有する第２のキャパシタを備えた構成となって
いる。
作用 本発明は上述の構成によって、柱状にプレート電極と
絶縁膜を設けることにより、容量を蓄積するプレート電
極のあらゆる側面に電荷が蓄積され、しかも、大きな面
積を必要としないため、大容量、高集積化を図った高信
頼性の半導体記憶装置が得られる。
絶縁膜を設けることにより、容量を蓄積するプレート電
極のあらゆる側面に電荷が蓄積され、しかも、大きな面
積を必要としないため、大容量、高集積化を図った高信
頼性の半導体記憶装置が得られる。
実施例 第１図（ａ）は、Ｐ型導電型半導体基板１上にゲート
酸化膜２を介して設けられたポリシリコンゲート（ワー
ドライン）３をマスクとしてイオン注入によりｎ型拡散
層４を形成した後、ポリシリコンゲート３の上部に容量
絶縁膜10を介して導体からなる第２のプレート６を柱状
に積み上げ、更に第２のプレート６と容量絶縁膜10を介
して導体からなる第１のプレート５をｎ型拡散層４の一
方と接触するように形成しキャパシタとし、ｎ型拡散層
４の他方と接触するポリシリコン電極８を設け、アルミ
電極（ビットライン）９と接触させ、又、アルミ電極９
と第１のプレート５、ポリシリコン電極８との絶縁のた
め、絶縁層７を設けたものである。第１図（ｂ）は第１
図（ａ）を上部からみたパターン図である。第１のプレ
ート５、第２のプレート６、ポリシリコンゲート３は任
意の場所に引き出せる構造であり、第２のプレート６で
第１のプレート５をはさみ込む形となる。また11a,11b
はそれぞれ、拡散層４とポリシリコン電極との第１コン
タクト、拡散層４と第１のプレート５との第２のコンタ
クトである。第２図（ａ）はＰ型導電型半導体基板１上
にゲート酸化膜２を介して設けられたポリシリコンゲー
ト（ワードライン）3a及びポリシリコンゲート（ダミー
ワードライン）3bをマスクとしてイオン注入によりｎ型
拡散層４を形成した後、ポリシリコンゲート3a及び3bの
上部に絶縁膜10を介して導体からなる複数の輪柱状の第
２のプレート６を設け、更に第２のプレート６と容量絶
縁膜10を介して導体からなる第１のプレート５を輪柱状
に、且つ、ｎ型拡散層４の一方と接触するように形成す
ることによりキャパシタとし、ｎ型拡散層４の他方と接
触するポリシリコン電極８を設け、アルミ電極（ビット
ライン）９と接触させ、又、アルミ電極９と第１のプレ
ート５、ポリシリコン電極８との絶縁のため、絶縁層７
を設けたものである。第２図（ｂ）は第１図（ａ）をａ
−ａ′線で水平方向に切った時の断面図である。第３図
はＰ型導電型半導体基板１上から基板１に対して垂直方
向に溝16を掘り、溝16の内部側壁部分に導体からなる第
４のプレート13を設け、容量絶縁膜14を介して導体から
なる第３のプレート12を溝16の内部に埋め込み、更に、
基板上部に基板１と同導電型のエピタキシャル層15を設
けた後、エピタキシャル層15上にゲート酸化膜２を介し
て設けられたポリシリコンゲート（ワードライン）３を
マスクとしてイオン注入によりｎ型拡散層4aと、第４プ
レート13と接触するようなｎ型第２拡散層4bを形成し、
ポリシリコンゲート３の上部に容量絶縁膜10を介して導
体からなる第２のプレート６を柱状に積み上げ、更に第
２のプレート６と容量絶縁膜10を介して導体からなる第
１のプレート５をｎ型第２拡散層4bと接触するようにし
てキャパシタを基板１の下部と上部両方に形成し、ｎ型
拡散層4aと接触するポリシリコン電極８を設け、アルミ
電極（ビットライン）９と接触させ、又、アルミ電極９
と第１のプレート５、ポリシリコン電極８との絶縁のた
め、絶縁層７を設けたものである。第４図は、Ｐ型導電
型半導体基板１上から基板１に対して垂直方向に溝16を
掘り、溝16の中央部分から複数の輪柱状の第４のプレー
ト電極13を形成し、第４のプレート電極13の周囲を取り
囲むように容量絶縁膜14を介して第３のプレート電極12
を設け、更に、基板１と同導電型のエピタキシャル層15
を設けた後、エピタキシャル層15上にゲート酸化膜２を
介して設けられたポリシリコンゲート（ワードライン）
3a及び、ポリシリコンゲート（ダミーワードライン）3b
をマスクとしてイオン注入によりｎ型拡散層4aと、第４
のプレート13と接触するようなｎ型第２拡散層4bを形成
し、ｎ型拡散層4aと接触するアルミ電極（ビットライ
ン）９を設け、アルミ電極９とポリシリコンゲート3a,3
bとの絶縁のため、絶縁層７を設けたものである。又、
ｂ−ｂ′線で第４図を水平方向に切った図は、第２図
（ｂ）のようになる。
酸化膜２を介して設けられたポリシリコンゲート（ワー
ドライン）３をマスクとしてイオン注入によりｎ型拡散
層４を形成した後、ポリシリコンゲート３の上部に容量
絶縁膜10を介して導体からなる第２のプレート６を柱状
に積み上げ、更に第２のプレート６と容量絶縁膜10を介
して導体からなる第１のプレート５をｎ型拡散層４の一
方と接触するように形成しキャパシタとし、ｎ型拡散層
４の他方と接触するポリシリコン電極８を設け、アルミ
電極（ビットライン）９と接触させ、又、アルミ電極９
と第１のプレート５、ポリシリコン電極８との絶縁のた
め、絶縁層７を設けたものである。第１図（ｂ）は第１
図（ａ）を上部からみたパターン図である。第１のプレ
ート５、第２のプレート６、ポリシリコンゲート３は任
意の場所に引き出せる構造であり、第２のプレート６で
第１のプレート５をはさみ込む形となる。また11a,11b
はそれぞれ、拡散層４とポリシリコン電極との第１コン
タクト、拡散層４と第１のプレート５との第２のコンタ
クトである。第２図（ａ）はＰ型導電型半導体基板１上
にゲート酸化膜２を介して設けられたポリシリコンゲー
ト（ワードライン）3a及びポリシリコンゲート（ダミー
ワードライン）3bをマスクとしてイオン注入によりｎ型
拡散層４を形成した後、ポリシリコンゲート3a及び3bの
上部に絶縁膜10を介して導体からなる複数の輪柱状の第
２のプレート６を設け、更に第２のプレート６と容量絶
縁膜10を介して導体からなる第１のプレート５を輪柱状
に、且つ、ｎ型拡散層４の一方と接触するように形成す
ることによりキャパシタとし、ｎ型拡散層４の他方と接
触するポリシリコン電極８を設け、アルミ電極（ビット
ライン）９と接触させ、又、アルミ電極９と第１のプレ
ート５、ポリシリコン電極８との絶縁のため、絶縁層７
を設けたものである。第２図（ｂ）は第１図（ａ）をａ
−ａ′線で水平方向に切った時の断面図である。第３図
はＰ型導電型半導体基板１上から基板１に対して垂直方
向に溝16を掘り、溝16の内部側壁部分に導体からなる第
４のプレート13を設け、容量絶縁膜14を介して導体から
なる第３のプレート12を溝16の内部に埋め込み、更に、
基板上部に基板１と同導電型のエピタキシャル層15を設
けた後、エピタキシャル層15上にゲート酸化膜２を介し
て設けられたポリシリコンゲート（ワードライン）３を
マスクとしてイオン注入によりｎ型拡散層4aと、第４プ
レート13と接触するようなｎ型第２拡散層4bを形成し、
ポリシリコンゲート３の上部に容量絶縁膜10を介して導
体からなる第２のプレート６を柱状に積み上げ、更に第
２のプレート６と容量絶縁膜10を介して導体からなる第
１のプレート５をｎ型第２拡散層4bと接触するようにし
てキャパシタを基板１の下部と上部両方に形成し、ｎ型
拡散層4aと接触するポリシリコン電極８を設け、アルミ
電極（ビットライン）９と接触させ、又、アルミ電極９
と第１のプレート５、ポリシリコン電極８との絶縁のた
め、絶縁層７を設けたものである。第４図は、Ｐ型導電
型半導体基板１上から基板１に対して垂直方向に溝16を
掘り、溝16の中央部分から複数の輪柱状の第４のプレー
ト電極13を形成し、第４のプレート電極13の周囲を取り
囲むように容量絶縁膜14を介して第３のプレート電極12
を設け、更に、基板１と同導電型のエピタキシャル層15
を設けた後、エピタキシャル層15上にゲート酸化膜２を
介して設けられたポリシリコンゲート（ワードライン）
3a及び、ポリシリコンゲート（ダミーワードライン）3b
をマスクとしてイオン注入によりｎ型拡散層4aと、第４
のプレート13と接触するようなｎ型第２拡散層4bを形成
し、ｎ型拡散層4aと接触するアルミ電極（ビットライ
ン）９を設け、アルミ電極９とポリシリコンゲート3a,3
bとの絶縁のため、絶縁層７を設けたものである。又、
ｂ−ｂ′線で第４図を水平方向に切った図は、第２図
（ｂ）のようになる。
発明の効果 本発明は、以上の説明から明らかなように、ポリシリ
コンゲート電極及びダミーポリシリコンゲート電極の上
部と下部に、柱状あるいは輪柱状にプレート電極と絶縁
膜を設けることを利用してキャパシタを形成することに
より、きわめて大容量の電荷を蓄積できることから、ソ
フトエラーに強い。また、ゲート長が長くなる分、ホッ
トキャリア劣化を防ぐものである。
コンゲート電極及びダミーポリシリコンゲート電極の上
部と下部に、柱状あるいは輪柱状にプレート電極と絶縁
膜を設けることを利用してキャパシタを形成することに
より、きわめて大容量の電荷を蓄積できることから、ソ
フトエラーに強い。また、ゲート長が長くなる分、ホッ
トキャリア劣化を防ぐものである。
第１図（ａ）は本発明の一参考例における半導体記憶装
置の断面図、第１図（ｂ）はそのパターン図、第２図
（ａ）は他の参考例における半導体記憶装置の断面図、
第２図（ｂ）は第２図（ａ）の水平方向断面図、第３図
は本発明の実施例における半導体記憶装置の断面図、第
４図は他の参考例における半導体記憶装置の断面図であ
る。 １……半導体基板、２……ゲート酸化膜、3,3a……ポリ
シリコンゲート、3b……ダミーポリシリコンゲート、4,
4a……拡散層、4b……第２拡散層、５……第１のプレー
ト、６……第２のプレート、７……絶縁層、８……ポリ
シリコン電極、９……アルミ電極、10,14……容量絶縁
膜、12……第３のプレート、13……第４のプレート、15
……エピタキシャル層、16……溝。
置の断面図、第１図（ｂ）はそのパターン図、第２図
（ａ）は他の参考例における半導体記憶装置の断面図、
第２図（ｂ）は第２図（ａ）の水平方向断面図、第３図
は本発明の実施例における半導体記憶装置の断面図、第
４図は他の参考例における半導体記憶装置の断面図であ
る。 １……半導体基板、２……ゲート酸化膜、3,3a……ポリ
シリコンゲート、3b……ダミーポリシリコンゲート、4,
4a……拡散層、4b……第２拡散層、５……第１のプレー
ト、６……第２のプレート、７……絶縁層、８……ポリ
シリコン電極、９……アルミ電極、10,14……容量絶縁
膜、12……第３のプレート、13……第４のプレート、15
……エピタキシャル層、16……溝。
Claims (1)
- 【請求項１】第１の導電型半導体基板に形成された溝
と、前記溝の内部側壁部分に形成された第４のプレート
電極と、前記第４のプレート電極と第１の容量絶縁膜に
よって介される第３のプレート電極とを有する第１のキ
ャパシタと、前記溝の上部に形成された第１の導電型エ
ピタキシャル層にMOSトランジスタを形成し、前記MOSト
ランジスタのゲート電極上部に絶縁膜を介して、第２の
プレート電極と、前記第４のプレート電極の一部と接触
する前記MOSトランジスタの拡散層と接触し、前記第２
のプレート電極と第２の絶縁膜によって介される第１の
プレート電極とを有する第２のキャパシタを備えた半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155343A JP2674218B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155343A JP2674218B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0320078A JPH0320078A (ja) | 1991-01-29 |
| JP2674218B2 true JP2674218B2 (ja) | 1997-11-12 |
Family
ID=15603818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155343A Expired - Fee Related JP2674218B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674218B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106146A (ja) * | 1982-12-10 | 1984-06-19 | Hitachi Ltd | 半導体メモリ |
| JPS6058663A (ja) * | 1983-09-12 | 1985-04-04 | Nec Corp | 電荷一時蓄積記憶装置 |
| JPS63151071A (ja) * | 1986-12-16 | 1988-06-23 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0223657A (ja) * | 1988-07-12 | 1990-01-25 | Sharp Corp | 半導体メモリ素子 |
-
1989
- 1989-06-16 JP JP1155343A patent/JP2674218B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0320078A (ja) | 1991-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |