JPH0945085A - 半導体メモリ - Google Patents
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- JPH0945085A JPH0945085A JP7212653A JP21265395A JPH0945085A JP H0945085 A JPH0945085 A JP H0945085A JP 7212653 A JP7212653 A JP 7212653A JP 21265395 A JP21265395 A JP 21265395A JP H0945085 A JPH0945085 A JP H0945085A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】電源電圧1Vにおいても動作するバイポーラト
ランジスタ超高速読み出し回路を具備したSRAMの提
供。 【解決手段】メモリセルからの共通読出し線(4)をバイ
ポーラTr差動増幅器Q1A、Q1Bのベースへ入力し、
アレイ11を基本構成としてn個並列に接続し、共通デー
タ線(5)で接続された相補なコレクタに抵抗R1A、R1
Bを接続し微小振幅を出し、これを抵抗R0でVCCか
らV0=0.3V程度レベルシフトし、微小振幅をバイポー
ラTr差動増幅器Q21A、Q21Bのベースへ入力し、そ
のコレクタを第2のセンスアンプ電流センス部(8)へカ
スコード接続し、抵抗R0での約0.3Vの電位降下で差動
増幅器Q21A、Q21Bのコレクタエミッタ間電圧Vce=
V0を確保する。また差動増幅器の定電流源MOSのバ
イアス電圧VB1を発生する内部電源回路を備える。
ランジスタ超高速読み出し回路を具備したSRAMの提
供。 【解決手段】メモリセルからの共通読出し線(4)をバイ
ポーラTr差動増幅器Q1A、Q1Bのベースへ入力し、
アレイ11を基本構成としてn個並列に接続し、共通デー
タ線(5)で接続された相補なコレクタに抵抗R1A、R1
Bを接続し微小振幅を出し、これを抵抗R0でVCCか
らV0=0.3V程度レベルシフトし、微小振幅をバイポー
ラTr差動増幅器Q21A、Q21Bのベースへ入力し、そ
のコレクタを第2のセンスアンプ電流センス部(8)へカ
スコード接続し、抵抗R0での約0.3Vの電位降下で差動
増幅器Q21A、Q21Bのコレクタエミッタ間電圧Vce=
V0を確保する。また差動増幅器の定電流源MOSのバ
イアス電圧VB1を発生する内部電源回路を備える。
Description
【0001】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に大量のデータ書き込み、読み出しを高速に行う
BiCMOS SRAM(スタティックランダムアクセ
スメモリ)、すなわち同一基板上にMOSトランジスタ
とバイポーラトランジスタを集積してなるMOS、バイ
ポーラ複合回路を用いたSRAMに関する。
し、特に大量のデータ書き込み、読み出しを高速に行う
BiCMOS SRAM(スタティックランダムアクセ
スメモリ)、すなわち同一基板上にMOSトランジスタ
とバイポーラトランジスタを集積してなるMOS、バイ
ポーラ複合回路を用いたSRAMに関する。
【0002】
【従来の技術】従来の大規模BiCMOS SRAMの
読み出し回路の例としては、図5に示すような回路があ
る。この回路構成は、中村等による文献(アイトリプル
イー・ジャーナル・オブ・ソリッド・ステート・サーキ
ット、1994年発行、第29巻、11号、第1317〜1321頁(K.
Nakamura, S.Kuhara, T.Kimura, M.Takada, H.Suzuki,
H.Yoshida, and Y.Yamazaki; IEEE Journal of Soild-S
tate Circuits, Volume29, Number 11, pp.1317-132
1))に記載されたものである。
読み出し回路の例としては、図5に示すような回路があ
る。この回路構成は、中村等による文献(アイトリプル
イー・ジャーナル・オブ・ソリッド・ステート・サーキ
ット、1994年発行、第29巻、11号、第1317〜1321頁(K.
Nakamura, S.Kuhara, T.Kimura, M.Takada, H.Suzuki,
H.Yoshida, and Y.Yamazaki; IEEE Journal of Soild-S
tate Circuits, Volume29, Number 11, pp.1317-132
1))に記載されたものである。
【0003】図5を参照して、読み出し回路は、メモリ
セルのビット線系回路であるアレイ1(21)を基本単位
とし、これは一組のビット線対を構成するビット線A、
ビット線Bに、複数個のメモリセル(M.C.)が接続され
てなる。
セルのビット線系回路であるアレイ1(21)を基本単位
とし、これは一組のビット線対を構成するビット線A、
ビット線Bに、複数個のメモリセル(M.C.)が接続され
てなる。
【0004】また、ビット線対の一端は、読み出し時に
ビット線振幅を発生させるビット線負荷MOSを介して
高電位電源線VCCに接続される。図中、低電位電源線
はVEEで示される。
ビット線振幅を発生させるビット線負荷MOSを介して
高電位電源線VCCに接続される。図中、低電位電源線
はVEEで示される。
【0005】メモリセルは、図6に示すように、ワード
線にゲートが接続されたMOSトランジスタMN51、M
N52を介してビット線A、ビット線Bにそれぞれ接続さ
れ、互いに入力と出力とが接続されてなるMOSトラン
ジスタMN53、MN54と、2つの負荷Zからなるフリッ
プフロップ回路で構成される。負荷Zは、高抵抗あるい
はゲートが同一側の駆動トランジスタに接続されたMO
Sトランジスタ等で構成される。
線にゲートが接続されたMOSトランジスタMN51、M
N52を介してビット線A、ビット線Bにそれぞれ接続さ
れ、互いに入力と出力とが接続されてなるMOSトラン
ジスタMN53、MN54と、2つの負荷Zからなるフリッ
プフロップ回路で構成される。負荷Zは、高抵抗あるい
はゲートが同一側の駆動トランジスタに接続されたMO
Sトランジスタ等で構成される。
【0006】図5を参照して、複数個(=k個)のアレ
イ1〜kはまとめられ、図中22で示す上位のアレイ11を
構成する。そして、k個のビット線対のうち1個のビッ
ト線対からの差動読み出し信号がY選択トランジスタY
1〜Ykでk対1に選択される。
イ1〜kはまとめられ、図中22で示す上位のアレイ11を
構成する。そして、k個のビット線対のうち1個のビッ
ト線対からの差動読み出し信号がY選択トランジスタY
1〜Ykでk対1に選択される。
【0007】Y選択トランジスタY1〜Ykからの出力を
ビット線A、B毎にそれぞれ共通接続してなる共通デー
タ線(24)上に現れる差動読み出し信号は、コレクタが
高電位電源線VCCに接続されたバイポーラトランジス
タQ11A、Q11Bのベースにそれぞれ入力される。
ビット線A、B毎にそれぞれ共通接続してなる共通デー
タ線(24)上に現れる差動読み出し信号は、コレクタが
高電位電源線VCCに接続されたバイポーラトランジス
タQ11A、Q11Bのベースにそれぞれ入力される。
【0008】n個の上位のアレイ11〜1nは、それぞれに
設けられたバイポーラトランジスタ(例えばアレイ11で
はトランジスタQ11A、Q11B)のエミッタにて、ビッ
ト線A、ビット線Bからの信号線毎にさらに共通データ
線(25)にエミッタフォロアで接続される。
設けられたバイポーラトランジスタ(例えばアレイ11で
はトランジスタQ11A、Q11B)のエミッタにて、ビッ
ト線A、ビット線Bからの信号線毎にさらに共通データ
線(25)にエミッタフォロアで接続される。
【0009】これにより、図中23で示すさらに上位のア
レイ101を構成する。
レイ101を構成する。
【0010】アレイ11〜1nのうち、例えばアレイ11を選
択する場合、アレイ11以外のバイポーラトランジスタの
ベースに接続された共通データ線を電位VCC−Vfへ
クランプし、バイポーラトランジスタQ11AとQ11Bの
ベースに接続された共通データ線(24)をY選択トラン
ジスタを介し読み出しビット線対へ接続する。ここに、
Vfはバイポーラトランジスタのベース・エミッタ間順
方向動作電圧であり、通常0.8V程度の値を取る。
択する場合、アレイ11以外のバイポーラトランジスタの
ベースに接続された共通データ線を電位VCC−Vfへ
クランプし、バイポーラトランジスタQ11AとQ11Bの
ベースに接続された共通データ線(24)をY選択トラン
ジスタを介し読み出しビット線対へ接続する。ここに、
Vfはバイポーラトランジスタのベース・エミッタ間順
方向動作電圧であり、通常0.8V程度の値を取る。
【0011】これによりn対1の選択を行う。なお、図
5には、アレイ11が選択されている状態が模式的に示さ
れている。
5には、アレイ11が選択されている状態が模式的に示さ
れている。
【0012】アレイ101の中で、共通データ線(25)上
の差動信号振幅は、第1のセンスアンプ(26)を構成す
るバイポーラトランジスタQ21A、Q21Bのベースへ入
力される。
の差動信号振幅は、第1のセンスアンプ(26)を構成す
るバイポーラトランジスタQ21A、Q21Bのベースへ入
力される。
【0013】エミッタが共通接続された差動対バイポー
ラトランジスタQ21A、Q21Bと、該バイポーラトラン
ジスタ差動対の共通接続されたエミッタに接続され定電
流源として機能するMOSトランジスタMN11とは差動
増幅器を構成する。
ラトランジスタQ21A、Q21Bと、該バイポーラトラン
ジスタ差動対の共通接続されたエミッタに接続され定電
流源として機能するMOSトランジスタMN11とは差動
増幅器を構成する。
【0014】また、MOSトランジスタMN12A、MN
12Bは、エミッタフォロアを構成するバイポーラトラン
ジスタ(例えばQ11A、Q11B等)の定電流源である。
これら定電流源用MOSトランジスタは、ゲートを定電
源(バイアス電源)VB1へ接続されその電流値が決定
される。
12Bは、エミッタフォロアを構成するバイポーラトラン
ジスタ(例えばQ11A、Q11B等)の定電流源である。
これら定電流源用MOSトランジスタは、ゲートを定電
源(バイアス電源)VB1へ接続されその電流値が決定
される。
【0015】アレイ101の第1のセンスアンプ(26)に
おいては、バイポーラトランジスタQ21A、Q21Bのコ
レクタが共通データ線(27)に接続され、増幅された読
み出し差動電流信号を第2のセンスアンプの電流センス
部(28)へ出力する。
おいては、バイポーラトランジスタQ21A、Q21Bのコ
レクタが共通データ線(27)に接続され、増幅された読
み出し差動電流信号を第2のセンスアンプの電流センス
部(28)へ出力する。
【0016】第2のセンスアンプの電流センス部(28)
において、バイポーラトランジスタQ31A、Q31Bは、
エミッタが相補な共通データ線(27)へそれぞれ接続さ
れ、ベースがともに高電位電源線VCCに接続され、コ
レクタがそれぞれ抵抗R2A、R2Bを介して高電位電源
線VCCに接続されている。
において、バイポーラトランジスタQ31A、Q31Bは、
エミッタが相補な共通データ線(27)へそれぞれ接続さ
れ、ベースがともに高電位電源線VCCに接続され、コ
レクタがそれぞれ抵抗R2A、R2Bを介して高電位電源
線VCCに接続されている。
【0017】図5に示す2段構成のセンスアンプは、
「カスコード接続型センスアンプ」と呼ばれ、特に共通
データ線(27)が長く、その配線容量が大きい場合に非
常に高速性を発揮する。
「カスコード接続型センスアンプ」と呼ばれ、特に共通
データ線(27)が長く、その配線容量が大きい場合に非
常に高速性を発揮する。
【0018】第1のセンスアンプ(26)から出力された
差動電流信号は、第2のセンスアンプの電流センス部
(28)の抵抗R2A、R2Bで電圧に変換され、以降所定
の回路構成により最終出力電圧まで増幅される。
差動電流信号は、第2のセンスアンプの電流センス部
(28)の抵抗R2A、R2Bで電圧に変換され、以降所定
の回路構成により最終出力電圧まで増幅される。
【0019】図5において、m個のアレイ101〜10mは、
それぞれの第1のセンスアンプ(26)のバイポーラトラ
ンジスタ差動対(例えばアレイ101ではトランジスタQ2
1A、Q21B)のコレクタを共通データ線(27)へ接続
することにより(コレクトドット)、さらに上位の階層
構造を形成する。
それぞれの第1のセンスアンプ(26)のバイポーラトラ
ンジスタ差動対(例えばアレイ101ではトランジスタQ2
1A、Q21B)のコレクタを共通データ線(27)へ接続
することにより(コレクトドット)、さらに上位の階層
構造を形成する。
【0020】アレイ101〜10mのうち、例えばアレイ101
からの読み出し信号を選択する場合、アレイ101の第1
のセンスアンプ(26)に設けられた電流源MOSトラン
ジスタMN11のゲートをVB1へ接続して活性化を行い
(導通状態とし)、アレイ101以外の電流源用MOSト
ランジスタ(図5にはアレイ10mの第1のセンスアンプ
の電流源用MOSトランジスタMN1mが図示されてい
る)のゲートを低電位電源VEEへ接続して非活性化
(非導通状態と)する。
からの読み出し信号を選択する場合、アレイ101の第1
のセンスアンプ(26)に設けられた電流源MOSトラン
ジスタMN11のゲートをVB1へ接続して活性化を行い
(導通状態とし)、アレイ101以外の電流源用MOSト
ランジスタ(図5にはアレイ10mの第1のセンスアンプ
の電流源用MOSトランジスタMN1mが図示されてい
る)のゲートを低電位電源VEEへ接続して非活性化
(非導通状態と)する。
【0021】以上の構成により、ワード線を用いたX方
向での選択を除き、アドレス選択信号入力に応じ、Y方
向でk×n×m対1の選択が行われる。同時に、微小な
メモリ・セルからの読み出し信号が階層的に増幅され
る。
向での選択を除き、アドレス選択信号入力に応じ、Y方
向でk×n×m対1の選択が行われる。同時に、微小な
メモリ・セルからの読み出し信号が階層的に増幅され
る。
【0022】バイポーラトランジスタを用いてなるセン
スアンプの構成は、特に大規模SRAMにおいて、バイ
ポーラトランジスタの大きな相互コンダクタンス、電流
遮断周波数、小さなオフセット等の特徴を活かし、最も
高速であるという優れた特性を有する。
スアンプの構成は、特に大規模SRAMにおいて、バイ
ポーラトランジスタの大きな相互コンダクタンス、電流
遮断周波数、小さなオフセット等の特徴を活かし、最も
高速であるという優れた特性を有する。
【0023】読み出し回路におけるこの高速バイポーラ
トランジスタ・センスアンプの存在が、BiCMOS型
SRAMがCMOS型SRAMに対して速度面で大きな
優位性を保持していることの大きな理由の一つである。
トランジスタ・センスアンプの存在が、BiCMOS型
SRAMがCMOS型SRAMに対して速度面で大きな
優位性を保持していることの大きな理由の一つである。
【0024】
【発明が解決しようとする課題】近年のLSI電源電圧
の低減化に伴い、SRAMにおいてもその低電源電圧化
は必須の課題となっており、1V近傍での高速動作が望
まれている。
の低減化に伴い、SRAMにおいてもその低電源電圧化
は必須の課題となっており、1V近傍での高速動作が望
まれている。
【0025】しかしながら、従来のバイポーラトランジ
スタ・センスアンプを用いた読み出し回路においては、
センスアンプ自体が、その使用可能な電源電圧の下限、
すなわち約2V程度を決定しており、このためさらなる
低電圧化を阻んでしまっているという問題がある。
スタ・センスアンプを用いた読み出し回路においては、
センスアンプ自体が、その使用可能な電源電圧の下限、
すなわち約2V程度を決定しており、このためさらなる
低電圧化を阻んでしまっているという問題がある。
【0026】電源電圧VCCの下限を決定している要因
を、図5を参照してより具体的に説明する。
を、図5を参照してより具体的に説明する。
【0027】電源電圧の下限VCC(min)は、エミッ
タフォロア構成のバイポーラトランジスタQ11A、Q11
B、および第1のセンスアンプ(26)の差動対トランジ
スタQ21A、Q21Bにおける、ベース・エミッタ間順方
向電圧Vf、および差動対用MOS電流源MN11のソー
ス・ドレイン間電圧Vdsの和で与えられる。すなわち、
次式(1)が成り立つ。
タフォロア構成のバイポーラトランジスタQ11A、Q11
B、および第1のセンスアンプ(26)の差動対トランジ
スタQ21A、Q21Bにおける、ベース・エミッタ間順方
向電圧Vf、および差動対用MOS電流源MN11のソー
ス・ドレイン間電圧Vdsの和で与えられる。すなわち、
次式(1)が成り立つ。
【0028】 VCC(min)=2Vf+Vds …(1)
【0029】上式(1)において、ベース・エミッタ間順
方向電圧Vfとして0.8V、ソース・ドレイン間電圧Vd
sとして0.2Vをすると、電源電圧の下限VCC(min)
は1.8V程度となってしまう。
方向電圧Vfとして0.8V、ソース・ドレイン間電圧Vd
sとして0.2Vをすると、電源電圧の下限VCC(min)
は1.8V程度となってしまう。
【0030】ここで重要なのは、図5に示すように、エ
ミッタフォロア出力をバイポーラトランジスタ差動対の
ベースで受けるという、バイポーラトランジスタを用い
た最も基本的な回路構成が、その動作電源電圧の下限を
決定してしまっていることである。
ミッタフォロア出力をバイポーラトランジスタ差動対の
ベースで受けるという、バイポーラトランジスタを用い
た最も基本的な回路構成が、その動作電源電圧の下限を
決定してしまっていることである。
【0031】従って、本発明は、このような点に鑑みて
なされたものであり、その目的とするところは、さらに
低電源電圧動作が可能であり、かつ高速動作性を保持し
得る、バイポーラトランジスタ・センスアンプを用いた
読み出し回路を具備したSRAMを提供することを目的
とする。
なされたものであり、その目的とするところは、さらに
低電源電圧動作が可能であり、かつ高速動作性を保持し
得る、バイポーラトランジスタ・センスアンプを用いた
読み出し回路を具備したSRAMを提供することを目的
とする。
【0032】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、共通データ線が複数に分割されたBiC
MOS読み出し回路において、選択された共通データ線
の相補信号が非選択の共通データ線の相補信号よりも高
レベルに設定され、前記共通データ線のすべてがセンス
アンプを構成する第1の複数のバイポーラトランジスタ
差動増幅回路に並列接続し、前記並列接続された複数の
バイポーラトランジスタの相補なコレクタに第1、第2
の抵抗の一端をそれぞれ接続し、前記第1、第2の抵抗
の他端を共通接続して第3の抵抗の一端に接続し、前記
第3の抵抗の他端を高電位電源へ接続し、前記第1の並
列接続された複数のバイポーラトランジスタの相補なコ
レクタを、第2のバイポーラトランジスタ差動増幅回路
に接続してなる読み出し回路を提供する。
め、本発明は、共通データ線が複数に分割されたBiC
MOS読み出し回路において、選択された共通データ線
の相補信号が非選択の共通データ線の相補信号よりも高
レベルに設定され、前記共通データ線のすべてがセンス
アンプを構成する第1の複数のバイポーラトランジスタ
差動増幅回路に並列接続し、前記並列接続された複数の
バイポーラトランジスタの相補なコレクタに第1、第2
の抵抗の一端をそれぞれ接続し、前記第1、第2の抵抗
の他端を共通接続して第3の抵抗の一端に接続し、前記
第3の抵抗の他端を高電位電源へ接続し、前記第1の並
列接続された複数のバイポーラトランジスタの相補なコ
レクタを、第2のバイポーラトランジスタ差動増幅回路
に接続してなる読み出し回路を提供する。
【0033】また、本発明は、第2のバイポーラトラン
ジスタ差動増幅回路の相補なコレクタのそれぞれが、第
3のバイポーラトランジスタ対のエミッタへ接続されて
なるカスコード接続が形成された読み出し回路を提供す
る。
ジスタ差動増幅回路の相補なコレクタのそれぞれが、第
3のバイポーラトランジスタ対のエミッタへ接続されて
なるカスコード接続が形成された読み出し回路を提供す
る。
【0034】さらに、本発明は、第1の並列接続された
複数のバイポーラトランジスタ差動増幅回路のうちの1
組と同等の第4のバイポーラトランジスタ差動増幅回路
と、第1の抵抗と、第2の抵抗と、第3の抵抗とを具備
し、第3の抵抗両端で生じる電圧降下を測定し、第4の
バイポーラトランジスタ差動増幅回路の定電流源電流値
を帰還制御する電源回路を提供する。
複数のバイポーラトランジスタ差動増幅回路のうちの1
組と同等の第4のバイポーラトランジスタ差動増幅回路
と、第1の抵抗と、第2の抵抗と、第3の抵抗とを具備
し、第3の抵抗両端で生じる電圧降下を測定し、第4の
バイポーラトランジスタ差動増幅回路の定電流源電流値
を帰還制御する電源回路を提供する。
【0035】
【作用】本発明によるBiCMOS SRAM読み出し
回路では、従来のバイポーラトランジスタ・センスアン
プにおけるエミッタフォロア出力を、差動対のベースで
受ける構成を排除した、全く新規な構成を用いてなるも
のである。また、本発明においては、低電源電圧時の動
作マージンを保証する、フィードバック型内部電源回路
を具備する。
回路では、従来のバイポーラトランジスタ・センスアン
プにおけるエミッタフォロア出力を、差動対のベースで
受ける構成を排除した、全く新規な構成を用いてなるも
のである。また、本発明においては、低電源電圧時の動
作マージンを保証する、フィードバック型内部電源回路
を具備する。
【0036】
【発明の実施の形態】図1は本発明の一の実施形態に係
るBiCMOS SRAM読み出し回路の構成を示す回
路図である。
るBiCMOS SRAM読み出し回路の構成を示す回
路図である。
【0037】図1を参照して、本実施形態における読み
出し回路は、メモリセルのビット線系回路を構成するア
レイ1(1)を基本単位とし、これは一組のビット線対
を構成するビット線A、ビット線Bに複数個のメモリ・
セル(M.C.)が接続されてなる。また、ビット線対の一
端は、読み出し時にビット線振幅を発生させるビット線
負荷MOSを介し高電位電源線VCCに接続される。メ
モリセルは、前記従来例と同様、図6に示すようなフリ
ップフロップ回路で構成される。
出し回路は、メモリセルのビット線系回路を構成するア
レイ1(1)を基本単位とし、これは一組のビット線対
を構成するビット線A、ビット線Bに複数個のメモリ・
セル(M.C.)が接続されてなる。また、ビット線対の一
端は、読み出し時にビット線振幅を発生させるビット線
負荷MOSを介し高電位電源線VCCに接続される。メ
モリセルは、前記従来例と同様、図6に示すようなフリ
ップフロップ回路で構成される。
【0038】k個のアレイ1〜kはまとめられ上位のア
レイ11(2)を構成する。
レイ11(2)を構成する。
【0039】k個のビット線対のうち1個のビット線対
からの差動読み出し信号は、Y選択トランジスタY1〜
Ykでk対1に選択される。
からの差動読み出し信号は、Y選択トランジスタY1〜
Ykでk対1に選択される。
【0040】共通データ線(4)上に得られたビット線
A、ビット線Bからの読み出し差動信号は、差動対を構
成するバイポーラトランジスタQ1A、Q1Bのベースに
入力される。
A、ビット線Bからの読み出し差動信号は、差動対を構
成するバイポーラトランジスタQ1A、Q1Bのベースに
入力される。
【0041】さらに、図中2で示すn個の上位のアレイ
11〜1nは、それぞれに設けられたバイポーラトランジス
タ差動対のエミッタを共通接続し、さらに上位のアレイ
101(3)を構成する。
11〜1nは、それぞれに設けられたバイポーラトランジス
タ差動対のエミッタを共通接続し、さらに上位のアレイ
101(3)を構成する。
【0042】各アレイ11〜1nに設けられたバイポーラト
ランジスタ差動対Q1A、Q1B、…、QnA、QnBのコ
レクタは、ビット線Aおよびビット線Bからの信号線ご
とにそれぞれ共通データ線(5)に接続される。このた
め、複数個のバイポーラトランジスタ差動対が並列に接
続される構成をとる。
ランジスタ差動対Q1A、Q1B、…、QnA、QnBのコ
レクタは、ビット線Aおよびビット線Bからの信号線ご
とにそれぞれ共通データ線(5)に接続される。このた
め、複数個のバイポーラトランジスタ差動対が並列に接
続される構成をとる。
【0043】共通データ線(5)は、抵抗R1A、R1B
を介し抵抗R0に接続される。
を介し抵抗R0に接続される。
【0044】アレイ11〜1nのうち、例えばアレイ11を選
択する場合は、アレイ11以外のバイポーラトランジスタ
差動対のベースが接続された共通データ線を電位VCC
−Cf(但し、Vfはベース・エミッタ間順方向動作電
圧)へクランプし、アレイ11のバイポーラトランジスタ
差動対Q1A、Q1Bのベースが接続された共通データ線
(4)を、Y選択トランジスタを介し読み出しビット線
対へ接続する。この選択の方法は、前記従来例と同様の
回路構成で実現できる。
択する場合は、アレイ11以外のバイポーラトランジスタ
差動対のベースが接続された共通データ線を電位VCC
−Cf(但し、Vfはベース・エミッタ間順方向動作電
圧)へクランプし、アレイ11のバイポーラトランジスタ
差動対Q1A、Q1Bのベースが接続された共通データ線
(4)を、Y選択トランジスタを介し読み出しビット線
対へ接続する。この選択の方法は、前記従来例と同様の
回路構成で実現できる。
【0045】これにより、アレイ11〜1nに対応して設け
られたn個のバイポーラトランジスタ差動対のうちの1
組のバイポーラトランジスタ差動対のみが活性化され、
n対1の選択を行う。図1には、アレイ11が選択されて
いる状態が模式的に示されている。
られたn個のバイポーラトランジスタ差動対のうちの1
組のバイポーラトランジスタ差動対のみが活性化され、
n対1の選択を行う。図1には、アレイ11が選択されて
いる状態が模式的に示されている。
【0046】また、アレイ11からの差動読み出し信号
は、抵抗R1A、R1Bにて差動振幅を出す。
は、抵抗R1A、R1Bにて差動振幅を出す。
【0047】アレイ101(3)において、共通データ線
(5)と抵抗R1Aとの接続点は、バイポーラトランジ
スタQ21Aのベースに入力され、共通データ線(5)と
抵抗R1Bの接続点は、バイポーラトランジスタQ21B
のベースに入力される。
(5)と抵抗R1Aとの接続点は、バイポーラトランジ
スタQ21Aのベースに入力され、共通データ線(5)と
抵抗R1Bの接続点は、バイポーラトランジスタQ21B
のベースに入力される。
【0048】バイポーラトランジスタQ21A、Q21Bは
エミッタを共通に接続し、MOSトランジスタMN11を
定電流源とする差動増幅器を構成する。
エミッタを共通に接続し、MOSトランジスタMN11を
定電流源とする差動増幅器を構成する。
【0049】また、MOSトランジスタMN12ABは、
並列接続されたn個のバイポーラトランジスタ差動対
(Q1A、Q1B)、…、(QnA、QnB)のうち活性化
された1組のバイポーラトランジスタ差動対の定電流源
を構成する。
並列接続されたn個のバイポーラトランジスタ差動対
(Q1A、Q1B)、…、(QnA、QnB)のうち活性化
された1組のバイポーラトランジスタ差動対の定電流源
を構成する。
【0050】これら定電流源用MOSトランジスタMN
11、MN12ABは、ゲートが定電圧源(バイアス電源)
VB1へ接続され、それら定電流値が決定される。
11、MN12ABは、ゲートが定電圧源(バイアス電源)
VB1へ接続され、それら定電流値が決定される。
【0051】以上の構成により、本発明の一実施形態に
おける第1のセンスアンプ(6)は、バイポーラトラン
ジスタ差動対(Q1A、Q1B)、…、(QnA、Qn
B)、抵抗R0、R1A、R1B、バイポーラトランジス
タ差動対Q21A、Q21B、電流源用MOSトランジスタ
MN12AB、MN11から構成される。
おける第1のセンスアンプ(6)は、バイポーラトラン
ジスタ差動対(Q1A、Q1B)、…、(QnA、Qn
B)、抵抗R0、R1A、R1B、バイポーラトランジス
タ差動対Q21A、Q21B、電流源用MOSトランジスタ
MN12AB、MN11から構成される。
【0052】アレイ101の第1のセンスアンプ(6)に
おいては、従来例と同様、バイポーラトランジスタQ21
A、Q21Bのコレクタは共通データ線(7)にそれぞれ
接続され、ベースに入力された差動読み出し信号を、差
動電流信号の形で第2のセンスアンプの電流センス部
(8)へ出力する。
おいては、従来例と同様、バイポーラトランジスタQ21
A、Q21Bのコレクタは共通データ線(7)にそれぞれ
接続され、ベースに入力された差動読み出し信号を、差
動電流信号の形で第2のセンスアンプの電流センス部
(8)へ出力する。
【0053】第2のセンスアンプの電流センス部(8)
において、バイポーラトランジスタQ31A、Q31Bのエ
ミッタは共通データ線(7)にそれぞれ接続され、ベー
スはともに高電位電源線VCC側に接続され、またコレ
クタはそれぞれ抵抗R2A、R2Bを介して高電位電源線
VCCに接続される。
において、バイポーラトランジスタQ31A、Q31Bのエ
ミッタは共通データ線(7)にそれぞれ接続され、ベー
スはともに高電位電源線VCC側に接続され、またコレ
クタはそれぞれ抵抗R2A、R2Bを介して高電位電源線
VCCに接続される。
【0054】本実施形態においては、以上の構成によ
り、カスコード接続センスアンプを構成する。第1のセ
ンスアンプ(6)から出力される差動電流信号は、第2
のセンスアンプ(8)の抵抗R2A、R2Bで電圧に変換
される。
り、カスコード接続センスアンプを構成する。第1のセ
ンスアンプ(6)から出力される差動電流信号は、第2
のセンスアンプ(8)の抵抗R2A、R2Bで電圧に変換
される。
【0055】図中3で示すm個のアレイ101〜10mは、前
記従来例と同様、それぞれ第1のセンスアンプのバイポ
ーラトランジスタ差動対のコレクタを共通データ線
(7)に接続することにより(コレクタドット)、さら
に上位の階層構造を形成している。
記従来例と同様、それぞれ第1のセンスアンプのバイポ
ーラトランジスタ差動対のコレクタを共通データ線
(7)に接続することにより(コレクタドット)、さら
に上位の階層構造を形成している。
【0056】図2は、本発明の一実施形態のさらに詳細
な回路構成を説明するための図である。図2には、図1
の第1のセンスアンプ(6)、共通データ線(7)、お
よび第2のセンスアンプの電流センス部(8)のみを部
分的に抜き出して、その構成を詳細に示したものであ
る。
な回路構成を説明するための図である。図2には、図1
の第1のセンスアンプ(6)、共通データ線(7)、お
よび第2のセンスアンプの電流センス部(8)のみを部
分的に抜き出して、その構成を詳細に示したものであ
る。
【0057】図2を参照して、図1の抵抗R0は、実際
には抵抗R00およびMOSトランジスタMPSWで構成
されている。
には抵抗R00およびMOSトランジスタMPSWで構成
されている。
【0058】さらに、抵抗R00と、抵抗R1A、R1Bの
接続点に、MOSトランジスタMPCLの信号端子の一
端が接続され、MOSトランジスタMPCLの他端は電
位VCC−Vfに設定される。
接続点に、MOSトランジスタMPCLの信号端子の一
端が接続され、MOSトランジスタMPCLの他端は電
位VCC−Vfに設定される。
【0059】また、MOSトランジスタMPSW、MP
CLを制御する第1のセンスアンプの活性化信号線SA
EN、MOSインバータINVSW2が付加されてい
る。
CLを制御する第1のセンスアンプの活性化信号線SA
EN、MOSインバータINVSW2が付加されてい
る。
【0060】さらに、エミッタが共通接続されたバイポ
ーラトランジスタ差動対Q1A,Q1B、…、QnA,Qn
Bに接続された定電流源MN12ABと、バイポーラトラ
ンジスタ差動対Q21A、Q21Bの定電流源MN11のゲー
トを駆動するインバータINVSW1が付加されてい
る。
ーラトランジスタ差動対Q1A,Q1B、…、QnA,Qn
Bに接続された定電流源MN12ABと、バイポーラトラ
ンジスタ差動対Q21A、Q21Bの定電流源MN11のゲー
トを駆動するインバータINVSW1が付加されてい
る。
【0061】図1及び図2を参照して、本実施形態の回
路動作を説明する。
路動作を説明する。
【0062】図1のアレイ101〜10mのうち、例えばアレ
イ101からの読み出し信号を選択する場合、アレイ101の
第1のセンスアンプ(6)の電流源MOSトランジスタ
MN11、MN12ABのゲートをVB1へ接続する。これ
は、図2において、活性化信号線SAENに電源電圧V
CCを入力することで行なわれる。但し、図2におけ
る、インバータINVSW1は高電位の節点(ノード)
が電源VB1に接続されているものとする。
イ101からの読み出し信号を選択する場合、アレイ101の
第1のセンスアンプ(6)の電流源MOSトランジスタ
MN11、MN12ABのゲートをVB1へ接続する。これ
は、図2において、活性化信号線SAENに電源電圧V
CCを入力することで行なわれる。但し、図2におけ
る、インバータINVSW1は高電位の節点(ノード)
が電源VB1に接続されているものとする。
【0063】これにより抵抗R0(抵抗R00、MOSト
ランジスタMPSWで構成される)は高電位電源線VC
Cへ接続され、アレイ101の第1のセンスアンプ(6)
が活性化される。
ランジスタMPSWで構成される)は高電位電源線VC
Cへ接続され、アレイ101の第1のセンスアンプ(6)
が活性化される。
【0064】一方、同時にアレイ101以外の各アレイ
(図1のアレイ10m等)の信号線SAENには低電位電
源VEEを入力し、アレイ101以外の各アレイに具備さ
れた第1のセンスアンプの定電流源用MOSトランジス
タのゲートを低電位電源VEEへ接続する。
(図1のアレイ10m等)の信号線SAENには低電位電
源VEEを入力し、アレイ101以外の各アレイに具備さ
れた第1のセンスアンプの定電流源用MOSトランジス
タのゲートを低電位電源VEEへ接続する。
【0065】また、アレイ101以外の各アレイの共通デ
ータ線(5)は電位VCC−Vfへクランプされること
になり、従ってアレイ102(アレイ101に隣接するアレイ
であり不図示)〜アレイ10mの第1のセンスアンプにお
いてバイポーラトランジスタ差動対Q22A、Q22B、
…、Q2mA、Q2mBのベースも同様に電位VCC−Vf
にクランプされる。
ータ線(5)は電位VCC−Vfへクランプされること
になり、従ってアレイ102(アレイ101に隣接するアレイ
であり不図示)〜アレイ10mの第1のセンスアンプにお
いてバイポーラトランジスタ差動対Q22A、Q22B、
…、Q2mA、Q2mBのベースも同様に電位VCC−Vf
にクランプされる。
【0066】これらの動作により、アレイ101以外のア
レイは非活性化され、アレイ101のみが選択される。
レイは非活性化され、アレイ101のみが選択される。
【0067】以上の構成により、ワード線を用いたX方
向での選択を除き、アドレス選択信号入力に応じY方向
で(k×n×m)対1の選択が可能となる。
向での選択を除き、アドレス選択信号入力に応じY方向
で(k×n×m)対1の選択が可能となる。
【0068】次に、本発明の実施形態の低電源電圧下に
おける動作特性を説明する。
おける動作特性を説明する。
【0069】抵抗R00とMOSトランジスタMPSWの
直列抵抗からなる抵抗値R0の値は、これとMOSトラ
ンジスタMN12ABで決定される定電流値の積で与えら
れる抵抗R0における電圧降下V0が、約0.3V程度とな
るよう設定する。
直列抵抗からなる抵抗値R0の値は、これとMOSトラ
ンジスタMN12ABで決定される定電流値の積で与えら
れる抵抗R0における電圧降下V0が、約0.3V程度とな
るよう設定する。
【0070】一方、抵抗R1A、R1Bにて発生する差動
読み出し信号振幅値は、約50mV程度あれば、本実施形
態の回路構成による信号増幅に充分であり、抵抗R1
A、R1Bにおける電圧降下は抵抗R0での電圧降下V0
に比して無視して回路動作を考えても差し支え無い。
読み出し信号振幅値は、約50mV程度あれば、本実施形
態の回路構成による信号増幅に充分であり、抵抗R1
A、R1Bにおける電圧降下は抵抗R0での電圧降下V0
に比して無視して回路動作を考えても差し支え無い。
【0071】本実施形態においては、抵抗R0で発生す
る電圧降下V0により、カスコード接続を構成するバイ
ポーラトランジスタ差動対Q21A、Q21Bのコレクタ・
エミッタ間電圧Vce=V0のバイアス値が確保される。
これによりバイポーラトランジスタ差動対Q21A、Q21
Bの飽和からの動作マージンが確保される。
る電圧降下V0により、カスコード接続を構成するバイ
ポーラトランジスタ差動対Q21A、Q21Bのコレクタ・
エミッタ間電圧Vce=V0のバイアス値が確保される。
これによりバイポーラトランジスタ差動対Q21A、Q21
Bの飽和からの動作マージンが確保される。
【0072】本実施形態における電源電圧(高電位電源
電圧)の下限VCC(min)は、図2中、破線で示す
(a)、(b)の経路が決定要因となり、次式(2)で与えられ
る。
電圧)の下限VCC(min)は、図2中、破線で示す
(a)、(b)の経路が決定要因となり、次式(2)で与えられ
る。
【0073】
【0074】Vf=0.8V、Vds=0.2V、V0=Vce=
0.30Vとすると、電源電圧VCC(min)は計算上1.3V
となり、前記従来例における理論的な電源電圧の下限V
CC(min)=1.8Vから、0.5Vも低電圧化が達成され
る。
0.30Vとすると、電源電圧VCC(min)は計算上1.3V
となり、前記従来例における理論的な電源電圧の下限V
CC(min)=1.8Vから、0.5Vも低電圧化が達成され
る。
【0075】図3には、本実施形態における第2のセン
スアンプの具体的な回路構成を示す。
スアンプの具体的な回路構成を示す。
【0076】図3を参照して、第2のセンスアンプの電
流センス部(8)は、図1に示した構成と同じである。
第2のセンスアンプにおいては、カスコード接続された
Q31A、Q31Bにより読み出し信号は電流センスされ、
コレクタに接続された抵抗R2A、R2Bにより電圧振幅
に変換される。
流センス部(8)は、図1に示した構成と同じである。
第2のセンスアンプにおいては、カスコード接続された
Q31A、Q31Bにより読み出し信号は電流センスされ、
コレクタに接続された抵抗R2A、R2Bにより電圧振幅
に変換される。
【0077】その後、変換された電圧振幅は、差動アン
プ(9)により電圧振幅0.5V程度へ増幅され、さらに
エミッタフォロア構成の出力駆動部(10)から相補な出
力A、出力Bが出力される。
プ(9)により電圧振幅0.5V程度へ増幅され、さらに
エミッタフォロア構成の出力駆動部(10)から相補な出
力A、出力Bが出力される。
【0078】電流センス部(8)、差動アンプ(9)、
出力駆動部(10)で示す各回路部の定電流源を構成する
MOSトランジスタのゲートは、定電圧源VB1へ接続
されその電流値が決定される。
出力駆動部(10)で示す各回路部の定電流源を構成する
MOSトランジスタのゲートは、定電圧源VB1へ接続
されその電流値が決定される。
【0079】本実施形態においては、これまで詳細に説
明した新規な読み出し回路に加え、さらに低電源電圧下
ですべての読み出し回路部が安定かつ高速に動作するこ
とを保証する内部電源回路を提供する。
明した新規な読み出し回路に加え、さらに低電源電圧下
ですべての読み出し回路部が安定かつ高速に動作するこ
とを保証する内部電源回路を提供する。
【0080】図2では、抵抗R00とMOSトランジスタ
MPSWの直列抵抗からなる抵抗値(R0)は、抵抗R0
と、MOSトランジスタMN12ABで決定される定電流
値の積で定められる。すなわち、前記したように、抵抗
R0の抵抗値は抵抗R0における電圧降下V0が約0.3V程
度となるように設定される。また、前記の如く、この抵
抗R0で発生される電圧降下V0により、カスコード接続
を構成するバイポーラトランジスタ差動対Q21A、Q21
Bのコレクタ・エミッタ間電圧Vce=0.3V程度のバイ
アス値が確保される。
MPSWの直列抵抗からなる抵抗値(R0)は、抵抗R0
と、MOSトランジスタMN12ABで決定される定電流
値の積で定められる。すなわち、前記したように、抵抗
R0の抵抗値は抵抗R0における電圧降下V0が約0.3V程
度となるように設定される。また、前記の如く、この抵
抗R0で発生される電圧降下V0により、カスコード接続
を構成するバイポーラトランジスタ差動対Q21A、Q21
Bのコレクタ・エミッタ間電圧Vce=0.3V程度のバイ
アス値が確保される。
【0081】ここで仮に、室温において抵抗R0での電
圧降下が0.3Vとなるよう、抵抗R0、MOSトランジス
タMN12ABのトランジスタサイズ、ゲート電圧VB1
を設計したとしても、各素子の温度特性が異なるため、
例えばLSI使用温度が0℃〜150℃間で変化した場
合、電圧降下V0を一定値に保つことは非常に困難であ
る。
圧降下が0.3Vとなるよう、抵抗R0、MOSトランジス
タMN12ABのトランジスタサイズ、ゲート電圧VB1
を設計したとしても、各素子の温度特性が異なるため、
例えばLSI使用温度が0℃〜150℃間で変化した場
合、電圧降下V0を一定値に保つことは非常に困難であ
る。
【0082】また、LSIの試作段階で、ウェハ上の閾
値電圧等のトランジスタ特性、抵抗値等が一様に設計値
からずれた場合も、同様にして、抵抗R0における電圧
降下V0が所定の値からずれることになり、安定動作を
確保することは困難である。
値電圧等のトランジスタ特性、抵抗値等が一様に設計値
からずれた場合も、同様にして、抵抗R0における電圧
降下V0が所定の値からずれることになり、安定動作を
確保することは困難である。
【0083】図4には、この問題を解決することが可能
な、本発明の別の実施形態としての内部電源回路の構成
が示されている。
な、本発明の別の実施形態としての内部電源回路の構成
が示されている。
【0084】図4を参照して、本実施形態に係る電源回
路は、VCC−V0発生回路(11)、オペアンプ部(1
2)、レプリカセンスアンプ部(13)からなる。
路は、VCC−V0発生回路(11)、オペアンプ部(1
2)、レプリカセンスアンプ部(13)からなる。
【0085】VCC−V0発生回路(11)はVCC−V0
の電圧を発生する回路であり、一例として、図4に示す
ように、高電位電源VCCにダイオード接続したバイポ
ーラトランジスタQ31のベース・エミッタ間電圧Vbe
を、抵抗R31、R32で分圧してなる回路を用いた。
の電圧を発生する回路であり、一例として、図4に示す
ように、高電位電源VCCにダイオード接続したバイポ
ーラトランジスタQ31のベース・エミッタ間電圧Vbe
を、抵抗R31、R32で分圧してなる回路を用いた。
【0086】ここで、V0=Vbe・R31/(R31+R3
2)で与えられ、これが0.3V程度となるよう分圧抵抗R
31、R32の抵抗値を選ぶ。バイポーラトランジスタQ31
へバイアスを与える定電流源I2の値を適当に設定する
ことにより、ベース・エミッタ間電圧Vbeは0.8V程度
の値をとる。
2)で与えられ、これが0.3V程度となるよう分圧抵抗R
31、R32の抵抗値を選ぶ。バイポーラトランジスタQ31
へバイアスを与える定電流源I2の値を適当に設定する
ことにより、ベース・エミッタ間電圧Vbeは0.8V程度
の値をとる。
【0087】より一般的には、V0の発生にバンドギャ
ップリファレンス(Bandgap reference)回路等を用い
ることも可能である。
ップリファレンス(Bandgap reference)回路等を用い
ることも可能である。
【0088】レプリカセンスアンプ部(13)は、図1に
示す第1のセンスアンプ(6)における、抵抗R0、R1
A、R1B、バイポーラトランジスタ差動対Q1A、Q1
B、定電流源MN12ABからなる構成と同一の回路素子
をレプリカ(複製)として用いてなるダミーなセンスア
ンプ回路である。但し、レプリカセンスアンプ部(13)
のバイポーラトランジスタQ1A、Q1Bのベースは高電
位電源線VCCに接続されており、定電流源を構成する
MOSトランジスタMN12ABのゲートはVB1へ接続
される。
示す第1のセンスアンプ(6)における、抵抗R0、R1
A、R1B、バイポーラトランジスタ差動対Q1A、Q1
B、定電流源MN12ABからなる構成と同一の回路素子
をレプリカ(複製)として用いてなるダミーなセンスア
ンプ回路である。但し、レプリカセンスアンプ部(13)
のバイポーラトランジスタQ1A、Q1Bのベースは高電
位電源線VCCに接続されており、定電流源を構成する
MOSトランジスタMN12ABのゲートはVB1へ接続
される。
【0089】図4のレプリカセンスアンプ部(13)と、
図1の第1のセンスアンプ(6)における同一の参照符
号で指示される素子は、両者が同じ特性を持つ素子であ
ることを示している。従って、例えば図4のレプリカセ
ンスアンプ部(13)と図1の第1のセンスアンプ(6)
における抵抗R0での電圧降下は同一となる。
図1の第1のセンスアンプ(6)における同一の参照符
号で指示される素子は、両者が同じ特性を持つ素子であ
ることを示している。従って、例えば図4のレプリカセ
ンスアンプ部(13)と図1の第1のセンスアンプ(6)
における抵抗R0での電圧降下は同一となる。
【0090】オペアンプ部(12)は、ソースが共通接続
されたnチャネルMOSトランジスタ差動対MN31、M
N32と、該MOSトランジスタ差動対のドレインと高電
位電源線VCCとの間に接続されカレントミラー回路を
構成するpチャネルMOSトランジスタMP31、MP32
と、MOSトランジスタ差動対の定電流源I1とからな
るカレントミラー型差動増幅器で構成されている。ま
た、pチャネルMOSトランジスタMP33とnチャネル
MOSトランジスタMN33はインバータを構成してい
る。
されたnチャネルMOSトランジスタ差動対MN31、M
N32と、該MOSトランジスタ差動対のドレインと高電
位電源線VCCとの間に接続されカレントミラー回路を
構成するpチャネルMOSトランジスタMP31、MP32
と、MOSトランジスタ差動対の定電流源I1とからな
るカレントミラー型差動増幅器で構成されている。ま
た、pチャネルMOSトランジスタMP33とnチャネル
MOSトランジスタMN33はインバータを構成してい
る。
【0091】VCC−V0発生部(11)で発生された基
準電位VCC−V0と、レプリカセンスアンプ部(13)
で発生された、高電位電源VCCから抵抗R0(MOS
トランジスタMPSWと抵抗R00から構成される)での
電圧降下をさし引いた電位が、オペアンプ部(12)のカ
レントミラー型差動増幅器の差動入力端に入力されて比
較される。なお、前述したように、図4の抵抗R1A、
R1Bにて発生する電圧振幅値は、抵抗R0の電圧降下に
比して微小な振幅値とされるため、レプリカセンスアン
プ部(13)から差動増幅器の差動対トランジスタMN32
のゲートに接続される節点(ノード)は抵抗R1Bとバ
イポーラトランジスタQ1Bのコレクタとの接続点とし
てある。
準電位VCC−V0と、レプリカセンスアンプ部(13)
で発生された、高電位電源VCCから抵抗R0(MOS
トランジスタMPSWと抵抗R00から構成される)での
電圧降下をさし引いた電位が、オペアンプ部(12)のカ
レントミラー型差動増幅器の差動入力端に入力されて比
較される。なお、前述したように、図4の抵抗R1A、
R1Bにて発生する電圧振幅値は、抵抗R0の電圧降下に
比して微小な振幅値とされるため、レプリカセンスアン
プ部(13)から差動増幅器の差動対トランジスタMN32
のゲートに接続される節点(ノード)は抵抗R1Bとバ
イポーラトランジスタQ1Bのコレクタとの接続点とし
てある。
【0092】オペアンプ部(12)のカレントミラー回路
の出力端であるpチャネルMOSトランジスタMP32の
ドレインと、nチャネルMOSトランジスタMN32のド
レインとの接続点に発生する比較結果を、ソースが高電
位電源線VCCへ接続されたpチャネルMOSトランジ
スタMP33のゲートへ入力する。nチャネルMOSトラ
ンジスタMN33のドレインは、ダイオード接続され、そ
のゲートへ接続され、ソースは低電位電源VEEに接続
されている。
の出力端であるpチャネルMOSトランジスタMP32の
ドレインと、nチャネルMOSトランジスタMN32のド
レインとの接続点に発生する比較結果を、ソースが高電
位電源線VCCへ接続されたpチャネルMOSトランジ
スタMP33のゲートへ入力する。nチャネルMOSトラ
ンジスタMN33のドレインは、ダイオード接続され、そ
のゲートへ接続され、ソースは低電位電源VEEに接続
されている。
【0093】このnチャネルMOSトランジスタMN33
のドレインとゲートの接続点を、レプリカセンスアンプ
部(13)を構成する定電流源MOSトランジスタMN12
ABのゲートへ入力する。
のドレインとゲートの接続点を、レプリカセンスアンプ
部(13)を構成する定電流源MOSトランジスタMN12
ABのゲートへ入力する。
【0094】以上の2段構成のオペアンプで、基準電圧
V0とレプリカセンスアンプ部(13)の抵抗R0における
電圧降下とを比較し、これらを同一値とするようフィー
ドバックループが形成され、これを満足する定電流源M
N12ABのゲートバイアス電圧VB1が発生される。
V0とレプリカセンスアンプ部(13)の抵抗R0における
電圧降下とを比較し、これらを同一値とするようフィー
ドバックループが形成され、これを満足する定電流源M
N12ABのゲートバイアス電圧VB1が発生される。
【0095】図4の内部電源回路で決定され、発生され
た電圧VB1を、これまで説明した図1及び図3のVB1
として読み出し回路へ供給する(すなわち定電流源MO
Sのゲートバイアス電圧として供給される)。
た電圧VB1を、これまで説明した図1及び図3のVB1
として読み出し回路へ供給する(すなわち定電流源MO
Sのゲートバイアス電圧として供給される)。
【0096】本発明の実施形態で達成された回路性能に
ついて以下に説明する。
ついて以下に説明する。
【0097】上記した本発明の実施形態に係る読み出し
回路及び内部電源回路を用い、電源電圧VCC=1.0V
〜3.3Vで、センス系動作の回路シミュレーションを行
った。
回路及び内部電源回路を用い、電源電圧VCC=1.0V
〜3.3Vで、センス系動作の回路シミュレーションを行
った。
【0098】その結果、すべての電圧範囲で、バイポー
ラトランジスタのコレクタ・エミッタ間電圧Vceは300
mV以上が確保されており、飽和を回避するに充分な動
作マージンが確保されていることが確かめられた。
ラトランジスタのコレクタ・エミッタ間電圧Vceは300
mV以上が確保されており、飽和を回避するに充分な動
作マージンが確保されていることが確かめられた。
【0099】さらに、前記従来例の読み出し回路では、
高速読み出し動作が1.8V程度までしか実現できないの
に対し、本実施形態においては、高速読み出し動作は1.
0Vまで実現可能であることが確かめられた。
高速読み出し動作が1.8V程度までしか実現できないの
に対し、本実施形態においては、高速読み出し動作は1.
0Vまで実現可能であることが確かめられた。
【0100】さらに、前記従来例に対して、例えば3.3
Vでの遅延増は高々0.1nsであり、高速性能は遜色な
い。
Vでの遅延増は高々0.1nsであり、高速性能は遜色な
い。
【0101】本発明の実施形態によれば、電源電圧VC
C=1.0Vにおいてもバイポーラトランジスタを用いた
読み出し回路は、なおも高速動作が可能であり、上式
(2)で理論的に見積もった、電源電源の下限VCC(mi
n)=1.3Vよりも低電圧動作が可能となっている。
C=1.0Vにおいてもバイポーラトランジスタを用いた
読み出し回路は、なおも高速動作が可能であり、上式
(2)で理論的に見積もった、電源電源の下限VCC(mi
n)=1.3Vよりも低電圧動作が可能となっている。
【0102】これはまず、電源電圧VCC=1.0Vで
も、図1のバイポーラトランジスタQ21A、Q21Bの安
定動作に必要なコレクタ・エミッタ間電圧Vceは、図4
に示した本発明の実施形態に係る内部電源回路により確
保され、バイポーラの飽和動作の問題が回避されたため
である。
も、図1のバイポーラトランジスタQ21A、Q21Bの安
定動作に必要なコレクタ・エミッタ間電圧Vceは、図4
に示した本発明の実施形態に係る内部電源回路により確
保され、バイポーラの飽和動作の問題が回避されたため
である。
【0103】その上で、電源電圧の低下に伴い、図1の
定電流源MN11のドレイン・ソース間電圧Vdsが減
少し、その定電流値は減少するが、その分バイポーラト
ランジスタQ21A、Q21B、及び第2のセンスアンプの
電流センス部(8)のバイポーラトランジスタQ31A、
Q31Bのベース・エミッタ間順方向動作電圧Vf値も減
少する。これにより、上式(2)はより小さな値を取り得
るものと説明される。
定電流源MN11のドレイン・ソース間電圧Vdsが減
少し、その定電流値は減少するが、その分バイポーラト
ランジスタQ21A、Q21B、及び第2のセンスアンプの
電流センス部(8)のバイポーラトランジスタQ31A、
Q31Bのベース・エミッタ間順方向動作電圧Vf値も減
少する。これにより、上式(2)はより小さな値を取り得
るものと説明される。
【0104】さらに、本発明の実施形態に係る内部電源
回路のみに注目しても、電源電圧VCCが1.0Vまで安
定したバイアス電圧VB1が発生可能であった。
回路のみに注目しても、電源電圧VCCが1.0Vまで安
定したバイアス電圧VB1が発生可能であった。
【0105】また、全体回路を構成するMOSトランジ
スタのしきい値変動、抵抗値変動の発生に対しても、そ
の影響は電源回路、センスアンプ部で同様に発生し、フ
ィードバック構成により自動的に相殺された。さらに、
温度範囲0℃〜150℃にわたるLSI動作環境変化に
おいても回路の安定動作が得られた。
スタのしきい値変動、抵抗値変動の発生に対しても、そ
の影響は電源回路、センスアンプ部で同様に発生し、フ
ィードバック構成により自動的に相殺された。さらに、
温度範囲0℃〜150℃にわたるLSI動作環境変化に
おいても回路の安定動作が得られた。
【0106】以上により、本発明の実施形態に係る上記
読み出し回路及び電源回路を用いることにより、電源電
圧変動、デバイスばらつき、温度変動等に拘らず、1.0
Vという超低電圧領域におよぶまで、安定かつ高速動作
可能な読み出し回路が提供される。
読み出し回路及び電源回路を用いることにより、電源電
圧変動、デバイスばらつき、温度変動等に拘らず、1.0
Vという超低電圧領域におよぶまで、安定かつ高速動作
可能な読み出し回路が提供される。
【0107】
【発明の効果】以上説明したように、本発明に係るBi
CMOS SRAM読み出し回路によれば、従来の低電
圧動作を支配する要因であった、バイポーラトランジス
タのエミッタフォロワ出力を差動対トランジスタのベー
スで受ける構成を排除した全く新規な構成を用いたこと
により、電源電圧1.0Vにおいても超高速動作が可能な
読み出し回路を実現することができるという効果を有す
る。
CMOS SRAM読み出し回路によれば、従来の低電
圧動作を支配する要因であった、バイポーラトランジス
タのエミッタフォロワ出力を差動対トランジスタのベー
スで受ける構成を排除した全く新規な構成を用いたこと
により、電源電圧1.0Vにおいても超高速動作が可能な
読み出し回路を実現することができるという効果を有す
る。
【0108】また、本発明によれば、レプリカセンスア
ンプ部を用いたフィードバック型内部電源回路を用い、
低電源電圧時においても、電源電圧変動、温度変動、デ
バイスばらつきの影響を受けず、読み出し回路の動作マ
ージンを保証することを可能とするという効果を有す
る。
ンプ部を用いたフィードバック型内部電源回路を用い、
低電源電圧時においても、電源電圧変動、温度変動、デ
バイスばらつきの影響を受けず、読み出し回路の動作マ
ージンを保証することを可能とするという効果を有す
る。
【図1】本発明に係るBiCMOS読み出し回路の一実
施形態の構成(第2のセンスアンプまでの回路構成)を
示す図である。
施形態の構成(第2のセンスアンプまでの回路構成)を
示す図である。
【図2】図1の第1のセンスアンプの構成を説明するた
めの回路図である。
めの回路図である。
【図3】本発明の一実施形態に係るBiCMOS読み出
し回路の構成(第2のセンスアンプ以降の回路構成)を
示す図である。
し回路の構成(第2のセンスアンプ以降の回路構成)を
示す図である。
【図4】本発明に係る読み出し回路用内部電源回路の一
実施形態の構成を示す図である。
実施形態の構成を示す図である。
【図5】従来のBiCMOS読み出し回路の構成を示す
図である。
図である。
【図6】メモリセルの構成を示す図である。
1〜3 メモリアレイ 21〜23 メモリアレイ 4、5、7、24、25、27 共通データ線 6、26 第1のセンスアンプ 8、28 第2のセンスアンプの電流センス部 9 差動アンプ 10 出力駆動部 11 VCC−V0発生部 12 オペアンプ部 13 レプリカセンスアンプ部 M.C. メモリセル MN11、MN1m、MN12AB、MN21A、MN21B
nチャネルMOSトランジスタ MPSW、MPCL pチャネルMOSトランジスタ MN31、MN32、MN33 nチャネルMOSトランジス
タ MP31、MP32、MP33 pチャネルMOSトランジス
タ Q1A、Q1B、…、QnA,QnB バイポーラトラ
ンジスタ差動対 Q21A、Q21B、…、Q2mA,Q2mB バイポーラトラ
ンジスタ差動対 Q31A、Q31B バイポーラトランジスタ R0、R00、R1A、R1B、R2A、R2B 抵抗 VCC 高電位電源 VEE 低電位電源
nチャネルMOSトランジスタ MPSW、MPCL pチャネルMOSトランジスタ MN31、MN32、MN33 nチャネルMOSトランジス
タ MP31、MP32、MP33 pチャネルMOSトランジス
タ Q1A、Q1B、…、QnA,QnB バイポーラトラ
ンジスタ差動対 Q21A、Q21B、…、Q2mA,Q2mB バイポーラトラ
ンジスタ差動対 Q31A、Q31B バイポーラトランジスタ R0、R00、R1A、R1B、R2A、R2B 抵抗 VCC 高電位電源 VEE 低電位電源
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成8年7月17日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0002
【補正方法】変更
【補正内容】
【0002】
【従来の技術】従来の大規模BiCMOS SRAMの
読み出し回路の例としては、図5に示すような回路があ
る。この回路構成は、中村等による文献(アイトリプル
イー・ジャーナル・オブ・ソリッド・ステート・サーキ
ッツ、1992年11月発行、第27巻、11号、第1504〜1510頁
(Kazuyuki Nakamura, et al; IEEE Journal of Soild-
State Circuits, “A 6-ns ECL 100K I/O and 8-ns 3.3
V TTL I/O 4Mb BiCMOS SRAM”, Volume 27, Number 11,
Nov. 1992, pp.1504-1510))に記載されたものであ
る。
読み出し回路の例としては、図5に示すような回路があ
る。この回路構成は、中村等による文献(アイトリプル
イー・ジャーナル・オブ・ソリッド・ステート・サーキ
ッツ、1992年11月発行、第27巻、11号、第1504〜1510頁
(Kazuyuki Nakamura, et al; IEEE Journal of Soild-
State Circuits, “A 6-ns ECL 100K I/O and 8-ns 3.3
V TTL I/O 4Mb BiCMOS SRAM”, Volume 27, Number 11,
Nov. 1992, pp.1504-1510))に記載されたものであ
る。
Claims (8)
- 【請求項1】共通データ線が複数に分割されたBiCM
OS読み出し回路において、 選択された共通データ線の相補信号が非選択の共通デー
タ線の相補信号よりも高レベルに設定され、前記共通デ
ータ線のすべてがセンスアンプを構成する第1の複数の
バイポーラトランジスタ差動増幅回路に並列接続し、 前記並列接続された複数のバイポーラトランジスタの相
補なコレクタに第1、第2の抵抗の一端をそれぞれ接続
し、 前記第1、第2の抵抗の他端を共通接続して第3の抵抗
の一端に接続し、前記第3の抵抗の他端を高電位電源へ
接続し、 前記第1の並列接続された複数のバイポーラトランジス
タの相補なコレクタを、第2のバイポーラトランジスタ
差動増幅回路に接続してなる読み出し回路を具備したこ
とを特徴とする半導体メモリ。 - 【請求項2】前記第2のバイポーラトランジスタ差動増
幅回路の相補なコレクタのそれぞれが、第3のバイポー
ラトランジスタ対のエミッタへ接続されてなるカスコー
ド接続が形成された読み出し回路を具備したことを特徴
とする請求項1記載の半導体メモリ。 - 【請求項3】前記第1の並列接続された複数のバイポー
ラトランジスタ差動増幅回路のうちの1組と同等の第4
のバイポーラトランジスタ差動増幅回路と、第1の抵抗
と、第2の抵抗と、第3の抵抗とを具備し、前記第3の
抵抗両端で生じる電圧降下を測定し、前記第4のバイポ
ーラトランジスタ差動増幅回路の定電流源電流値を帰還
制御する電源回路を具備したことを特徴とする請求項1
記載の半導体メモリ。 - 【請求項4】複数(k組)のビット線対のうちYセレク
タにより選択されたビット線対の相補信号をビット線毎
に共通接続して第1のバイポーラ差動対トランジスタの
ベースにそれぞれ入力し、 前記第1のバイポーラ差動対トランジスタは、前記複数
のビット線対回路群からなる複数(n個)のメモリアレ
イに対してメモリアレイ毎に複数(n個)設けられると
共に、相補なコレクタ同士が相補な共通データ線を介し
て互いに共通接続され、 前記相補な共通データ線は第1、第2の抵抗の一端にそ
れぞれ接続されると共に前記第1、第2の抵抗の他端が
共通接続され第3の抵抗を介して電源に接続され、且
つ、前記相補な共通データ線が第2のバイポーラ差動対
トランジスタのベースにそれぞれ接続されてなる読み出
し回路を備えたことを特徴とする半導体記憶装置。 - 【請求項5】前記複数のメモリアレイのうち非選択のメ
モリアレイに設けられた前記第1のバイポーラ差動対ト
ランジスタのベース電位を所定電位にクランプすること
を特徴とする請求項4記載の半導体記憶装置。 - 【請求項6】前記第2のバイポーラ差動対トランジスタ
の相補なコレクタが、ベースが電源に接続されコレクタ
がそれぞれ第4、第5の抵抗を介して電源に接続されて
なる第3のバイポーラトランジスタ対のエミッタに接続
され、前記第4、第5の抵抗に発生する電圧降下に基づ
き読み出し相補信号を電圧出力することを特徴とする請
求項4記載の半導体記憶装置。 - 【請求項7】前記複数(n個)のメモリアレイが上位ア
レイを構成してなり、前記上位アレイを複数(m個)備
え、 前記上位アレイ毎に前記第2のバイポーラ差動対トラン
ジスタと、前記第1〜第3の抵抗とからなる回路を備
え、 前記複数(m個)の第2のバイポーラ差動対トランジス
タ(Q21A,Q21B〜Q2mA,Q2mB)の相補なコレク
タ同士が相補な第2の共通データ線を介してそれぞれ共
通接続され、前記相補な第2の共通データ線が前記第3
のバイポーラトランジスタ対(Q31A、Q31B)のエミ
ッタにそれぞれ接続され、 Y方向にk×n×m対1の選択を行なうことを特徴とす
る請求項4記載の半導体記憶装置。 - 【請求項8】前記第1のバイポーラ差動対トランジスタ
とその定電流源MOSトランジスタと等価の第4のバイ
ポーラ差動対トランジスタとその定電流源MOSトラン
ジスタを備え、且つ前記第4のバイポーラ差動対トラン
ジスタの相補なコレクタは前記第1、第2の抵抗と抵抗
値が等しい第6、第7の抵抗の一端にそれぞれ接続され
ると共に前記第6、第7の抵抗の他端が共通接続され前
記第3の抵抗と抵抗値が等しい第8の抵抗を介して電源
に接続されてなるレプリカセンスアンプ回路と、 前記第3の抵抗の所望の電圧降下に対応する基準電圧を
発生する基準電圧発生回路と、 前記レプリカセンスアンプ回路における前記第8の抵抗
により電圧降下した電位出力と、前記基準電圧とを差動
入力する差動増幅回路を備え、 前記レプリカセンスアンプ回路の前記第8の抵抗の電圧
降下と、前記基準電圧とが一致するように前記差動増幅
器の出力に基づき前記第4のバイポーラ差動対トランジ
スタの前記定電流源MOSトランジスタのゲート電極に
バイアス電圧を供給する内部電源回路を備え、 且つ、前記バイアス電圧を前記読み出し回路の少なくと
も前記第1、第2バイポーラ差動対トランジスタの定電
流源を構成するMOSトランジスタのゲートに供給する
ことを特徴とする請求項4記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7212653A JPH0945085A (ja) | 1995-07-28 | 1995-07-28 | 半導体メモリ |
KR1019960030209A KR100200396B1 (ko) | 1995-07-28 | 1996-07-25 | 낮은 전원 전압으로 동작가능한 반도체 메모리 |
US08/681,860 US5694367A (en) | 1995-07-28 | 1996-07-29 | Semiconductor memory operable with low power supply voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7212653A JPH0945085A (ja) | 1995-07-28 | 1995-07-28 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0945085A true JPH0945085A (ja) | 1997-02-14 |
Family
ID=16626193
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7212653A Pending JPH0945085A (ja) | 1995-07-28 | 1995-07-28 | 半導体メモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5694367A (ja) |
JP (1) | JPH0945085A (ja) |
KR (1) | KR100200396B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3031298B2 (ja) * | 1997-06-18 | 2000-04-10 | 日本電気株式会社 | 電流検出型センスアンプ |
US6292395B1 (en) | 1999-12-30 | 2001-09-18 | Macronix International Co., Ltd. | Source and drain sensing |
US6621729B1 (en) * | 2002-06-28 | 2003-09-16 | Motorola, Inc. | Sense amplifier incorporating a symmetric midpoint reference |
US7215587B2 (en) | 2005-07-05 | 2007-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tracking circuit for a memory device |
TWI490859B (zh) * | 2011-05-13 | 2015-07-01 | Macronix Int Co Ltd | 記憶體陣列裝置及其操作方法 |
CN102789805B (zh) * | 2011-05-18 | 2014-11-19 | 旺宏电子股份有限公司 | 存储器阵列装置及其操作方法 |
US8537609B2 (en) * | 2011-06-15 | 2013-09-17 | Macronix International Co., Ltd. | Memory device and method of operating the same |
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---|---|---|---|---|
JPH0221496A (ja) * | 1988-07-07 | 1990-01-24 | Hitachi Ltd | 半導体集積回路装置 |
JPH05282874A (ja) * | 1992-04-02 | 1993-10-29 | Seiko Epson Corp | 半導体記憶装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5264743A (en) * | 1989-12-08 | 1993-11-23 | Hitachi, Ltd. | Semiconductor memory operating with low supply voltage |
JP2672721B2 (ja) * | 1991-05-27 | 1997-11-05 | 株式会社東芝 | センスアンプ回路 |
JPH05347098A (ja) * | 1992-03-16 | 1993-12-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
JPH0798985A (ja) * | 1993-09-29 | 1995-04-11 | Nec Corp | 半導体記憶回路 |
-
1995
- 1995-07-28 JP JP7212653A patent/JPH0945085A/ja active Pending
-
1996
- 1996-07-25 KR KR1019960030209A patent/KR100200396B1/ko not_active IP Right Cessation
- 1996-07-29 US US08/681,860 patent/US5694367A/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0221496A (ja) * | 1988-07-07 | 1990-01-24 | Hitachi Ltd | 半導体集積回路装置 |
JPH05282874A (ja) * | 1992-04-02 | 1993-10-29 | Seiko Epson Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
KR970008196A (ko) | 1997-02-24 |
KR100200396B1 (ko) | 1999-06-15 |
US5694367A (en) | 1997-12-02 |
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