JPH0945085A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】電源電圧１Ｖにおいても動作するバイポーラト
ランジスタ超高速読み出し回路を具備したＳＲＡＭの提
供。 【解決手段】メモリセルからの共通読出し線(4)をバイ
ポーラＴｒ差動増幅器Ｑ1Ａ、Ｑ1Ｂのベースへ入力し、
アレイ11を基本構成としてｎ個並列に接続し、共通デー
タ線(5)で接続された相補なコレクタに抵抗Ｒ1Ａ、Ｒ1
Ｂを接続し微小振幅を出し、これを抵抗Ｒ0でＶＣＣか
らＶ0＝0.3Ｖ程度レベルシフトし、微小振幅をバイポー
ラＴｒ差動増幅器Ｑ21Ａ、Ｑ21Ｂのベースへ入力し、そ
のコレクタを第２のセンスアンプ電流センス部(8)へカ
スコード接続し、抵抗Ｒ0での約0.3Ｖの電位降下で差動
増幅器Ｑ21Ａ、Ｑ21Ｂのコレクタエミッタ間電圧Ｖce＝
Ｖ0を確保する。また差動増幅器の定電流源ＭＯＳのバ
イアス電圧ＶＢ1を発生する内部電源回路を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリに関
し、特に大量のデータ書き込み、読み出しを高速に行う
ＢｉＣＭＯＳ ＳＲＡＭ（スタティックランダムアクセ
スメモリ）、すなわち同一基板上にＭＯＳトランジスタ
とバイポーラトランジスタを集積してなるＭＯＳ、バイ
ポーラ複合回路を用いたＳＲＡＭに関する。

【０００２】

【従来の技術】従来の大規模ＢｉＣＭＯＳ ＳＲＡＭの
読み出し回路の例としては、図５に示すような回路があ
る。この回路構成は、中村等による文献（アイトリプル
イー・ジャーナル・オブ・ソリッド・ステート・サーキ
ット、1994年発行、第29巻、11号、第1317〜1321頁（K.
Nakamura, S.Kuhara, T.Kimura, M.Takada, H.Suzuki,
H.Yoshida, and Y.Yamazaki; IEEE Journal of Soild-S
tate Circuits, Volume29, Number 11, pp.1317-132
1））に記載されたものである。

【０００３】図５を参照して、読み出し回路は、メモリ
セルのビット線系回路であるアレイ１（21）を基本単位
とし、これは一組のビット線対を構成するビット線Ａ、
ビット線Ｂに、複数個のメモリセル（M.C.）が接続され
てなる。

【０００４】また、ビット線対の一端は、読み出し時に
ビット線振幅を発生させるビット線負荷ＭＯＳを介して
高電位電源線ＶＣＣに接続される。図中、低電位電源線
はＶＥＥで示される。

【０００５】メモリセルは、図６に示すように、ワード
線にゲートが接続されたＭＯＳトランジスタＭＮ51、Ｍ
Ｎ52を介してビット線Ａ、ビット線Ｂにそれぞれ接続さ
れ、互いに入力と出力とが接続されてなるＭＯＳトラン
ジスタＭＮ53、ＭＮ54と、２つの負荷Ｚからなるフリッ
プフロップ回路で構成される。負荷Ｚは、高抵抗あるい
はゲートが同一側の駆動トランジスタに接続されたＭＯ
Ｓトランジスタ等で構成される。

【０００６】図５を参照して、複数個（＝ｋ個）のアレ
イ１〜ｋはまとめられ、図中22で示す上位のアレイ11を
構成する。そして、ｋ個のビット線対のうち１個のビッ
ト線対からの差動読み出し信号がＹ選択トランジスタＹ
1〜Ｙkでｋ対１に選択される。

【０００７】Ｙ選択トランジスタＹ1〜Ｙkからの出力を
ビット線Ａ、Ｂ毎にそれぞれ共通接続してなる共通デー
タ線（24）上に現れる差動読み出し信号は、コレクタが
高電位電源線ＶＣＣに接続されたバイポーラトランジス
タＱ11Ａ、Ｑ11Ｂのベースにそれぞれ入力される。

【０００８】ｎ個の上位のアレイ11〜1nは、それぞれに
設けられたバイポーラトランジスタ（例えばアレイ11で
はトランジスタＱ11Ａ、Ｑ11Ｂ）のエミッタにて、ビッ
ト線Ａ、ビット線Ｂからの信号線毎にさらに共通データ
線（25）にエミッタフォロアで接続される。

【０００９】これにより、図中23で示すさらに上位のア
レイ101を構成する。

【００１０】アレイ11〜1nのうち、例えばアレイ11を選
択する場合、アレイ11以外のバイポーラトランジスタの
ベースに接続された共通データ線を電位ＶＣＣ−Ｖｆへ
クランプし、バイポーラトランジスタＱ11ＡとＱ11Ｂの
ベースに接続された共通データ線（24）をＹ選択トラン
ジスタを介し読み出しビット線対へ接続する。ここに、
Ｖｆはバイポーラトランジスタのベース・エミッタ間順
方向動作電圧であり、通常0.8Ｖ程度の値を取る。

【００１１】これによりｎ対１の選択を行う。なお、図
５には、アレイ11が選択されている状態が模式的に示さ
れている。

【００１２】アレイ101の中で、共通データ線（25）上
の差動信号振幅は、第１のセンスアンプ（26）を構成す
るバイポーラトランジスタＱ21Ａ、Ｑ21Ｂのベースへ入
力される。

【００１３】エミッタが共通接続された差動対バイポー
ラトランジスタＱ21Ａ、Ｑ21Ｂと、該バイポーラトラン
ジスタ差動対の共通接続されたエミッタに接続され定電
流源として機能するＭＯＳトランジスタＭＮ11とは差動
増幅器を構成する。

【００１４】また、ＭＯＳトランジスタＭＮ12Ａ、ＭＮ
12Ｂは、エミッタフォロアを構成するバイポーラトラン
ジスタ（例えばＱ11Ａ、Ｑ11Ｂ等）の定電流源である。
これら定電流源用ＭＯＳトランジスタは、ゲートを定電
源（バイアス電源）ＶＢ1へ接続されその電流値が決定
される。

【００１５】アレイ101の第１のセンスアンプ（26）に
おいては、バイポーラトランジスタＱ21Ａ、Ｑ21Ｂのコ
レクタが共通データ線（27）に接続され、増幅された読
み出し差動電流信号を第２のセンスアンプの電流センス
部（28）へ出力する。

【００１６】第２のセンスアンプの電流センス部（28）
において、バイポーラトランジスタＱ31Ａ、Ｑ31Ｂは、
エミッタが相補な共通データ線（27）へそれぞれ接続さ
れ、ベースがともに高電位電源線ＶＣＣに接続され、コ
レクタがそれぞれ抵抗Ｒ2Ａ、Ｒ2Ｂを介して高電位電源
線ＶＣＣに接続されている。

【００１７】図５に示す２段構成のセンスアンプは、
「カスコード接続型センスアンプ」と呼ばれ、特に共通
データ線（27）が長く、その配線容量が大きい場合に非
常に高速性を発揮する。

【００１８】第１のセンスアンプ（26）から出力された
差動電流信号は、第２のセンスアンプの電流センス部
（28）の抵抗Ｒ2Ａ、Ｒ2Ｂで電圧に変換され、以降所定
の回路構成により最終出力電圧まで増幅される。

【００１９】図５において、ｍ個のアレイ101〜10mは、
それぞれの第１のセンスアンプ（26）のバイポーラトラ
ンジスタ差動対（例えばアレイ101ではトランジスタＱ2
1Ａ、Ｑ21Ｂ）のコレクタを共通データ線（27）へ接続
することにより（コレクトドット）、さらに上位の階層
構造を形成する。

【００２０】アレイ101〜10mのうち、例えばアレイ101
からの読み出し信号を選択する場合、アレイ101の第１
のセンスアンプ（26）に設けられた電流源ＭＯＳトラン
ジスタＭＮ11のゲートをＶＢ1へ接続して活性化を行い
（導通状態とし）、アレイ101以外の電流源用ＭＯＳト
ランジスタ（図５にはアレイ10mの第１のセンスアンプ
の電流源用ＭＯＳトランジスタＭＮ1mが図示されてい
る）のゲートを低電位電源ＶＥＥへ接続して非活性化
（非導通状態と）する。

【００２１】以上の構成により、ワード線を用いたＸ方
向での選択を除き、アドレス選択信号入力に応じ、Ｙ方
向でｋ×ｎ×ｍ対１の選択が行われる。同時に、微小な
メモリ・セルからの読み出し信号が階層的に増幅され
る。

【００２２】バイポーラトランジスタを用いてなるセン
スアンプの構成は、特に大規模ＳＲＡＭにおいて、バイ
ポーラトランジスタの大きな相互コンダクタンス、電流
遮断周波数、小さなオフセット等の特徴を活かし、最も
高速であるという優れた特性を有する。

【００２３】読み出し回路におけるこの高速バイポーラ
トランジスタ・センスアンプの存在が、ＢｉＣＭＯＳ型
ＳＲＡＭがＣＭＯＳ型ＳＲＡＭに対して速度面で大きな
優位性を保持していることの大きな理由の一つである。

【００２４】

【発明が解決しようとする課題】近年のＬＳＩ電源電圧
の低減化に伴い、ＳＲＡＭにおいてもその低電源電圧化
は必須の課題となっており、１Ｖ近傍での高速動作が望
まれている。

【００２５】しかしながら、従来のバイポーラトランジ
スタ・センスアンプを用いた読み出し回路においては、
センスアンプ自体が、その使用可能な電源電圧の下限、
すなわち約２Ｖ程度を決定しており、このためさらなる
低電圧化を阻んでしまっているという問題がある。

【００２６】電源電圧ＶＣＣの下限を決定している要因
を、図５を参照してより具体的に説明する。

【００２７】電源電圧の下限ＶＣＣ（min）は、エミッ
タフォロア構成のバイポーラトランジスタＱ11Ａ、Ｑ11
Ｂ、および第１のセンスアンプ（26）の差動対トランジ
スタＱ21Ａ、Ｑ21Ｂにおける、ベース・エミッタ間順方
向電圧Ｖｆ、および差動対用ＭＯＳ電流源ＭＮ11のソー
ス・ドレイン間電圧Ｖdsの和で与えられる。すなわち、
次式(1)が成り立つ。

【００２８】 ＶＣＣ（min）＝２Ｖｆ＋Ｖds …(1)

【００２９】上式(1)において、ベース・エミッタ間順
方向電圧Ｖｆとして0.8Ｖ、ソース・ドレイン間電圧Ｖd
sとして0.2Ｖをすると、電源電圧の下限ＶＣＣ（min）
は1.8Ｖ程度となってしまう。

【００３０】ここで重要なのは、図５に示すように、エ
ミッタフォロア出力をバイポーラトランジスタ差動対の
ベースで受けるという、バイポーラトランジスタを用い
た最も基本的な回路構成が、その動作電源電圧の下限を
決定してしまっていることである。

【００３１】従って、本発明は、このような点に鑑みて
なされたものであり、その目的とするところは、さらに
低電源電圧動作が可能であり、かつ高速動作性を保持し
得る、バイポーラトランジスタ・センスアンプを用いた
読み出し回路を具備したＳＲＡＭを提供することを目的
とする。

【００３２】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、共通データ線が複数に分割されたＢｉＣ
ＭＯＳ読み出し回路において、選択された共通データ線
の相補信号が非選択の共通データ線の相補信号よりも高
レベルに設定され、前記共通データ線のすべてがセンス
アンプを構成する第１の複数のバイポーラトランジスタ
差動増幅回路に並列接続し、前記並列接続された複数の
バイポーラトランジスタの相補なコレクタに第１、第２
の抵抗の一端をそれぞれ接続し、前記第１、第２の抵抗
の他端を共通接続して第３の抵抗の一端に接続し、前記
第３の抵抗の他端を高電位電源へ接続し、前記第１の並
列接続された複数のバイポーラトランジスタの相補なコ
レクタを、第２のバイポーラトランジスタ差動増幅回路
に接続してなる読み出し回路を提供する。

【００３３】また、本発明は、第２のバイポーラトラン
ジスタ差動増幅回路の相補なコレクタのそれぞれが、第
３のバイポーラトランジスタ対のエミッタへ接続されて
なるカスコード接続が形成された読み出し回路を提供す
る。

【００３４】さらに、本発明は、第１の並列接続された
複数のバイポーラトランジスタ差動増幅回路のうちの１
組と同等の第４のバイポーラトランジスタ差動増幅回路
と、第１の抵抗と、第２の抵抗と、第３の抵抗とを具備
し、第３の抵抗両端で生じる電圧降下を測定し、第４の
バイポーラトランジスタ差動増幅回路の定電流源電流値
を帰還制御する電源回路を提供する。

【００３５】

【作用】本発明によるＢｉＣＭＯＳ ＳＲＡＭ読み出し
回路では、従来のバイポーラトランジスタ・センスアン
プにおけるエミッタフォロア出力を、差動対のベースで
受ける構成を排除した、全く新規な構成を用いてなるも
のである。また、本発明においては、低電源電圧時の動
作マージンを保証する、フィードバック型内部電源回路
を具備する。

【００３６】

【発明の実施の形態】図１は本発明の一の実施形態に係
るＢｉＣＭＯＳ ＳＲＡＭ読み出し回路の構成を示す回
路図である。

【００３７】図１を参照して、本実施形態における読み
出し回路は、メモリセルのビット線系回路を構成するア
レイ１（１）を基本単位とし、これは一組のビット線対
を構成するビット線Ａ、ビット線Ｂに複数個のメモリ・
セル（M.C.）が接続されてなる。また、ビット線対の一
端は、読み出し時にビット線振幅を発生させるビット線
負荷ＭＯＳを介し高電位電源線ＶＣＣに接続される。メ
モリセルは、前記従来例と同様、図６に示すようなフリ
ップフロップ回路で構成される。

【００３８】ｋ個のアレイ１〜ｋはまとめられ上位のア
レイ11（２）を構成する。

【００３９】ｋ個のビット線対のうち１個のビット線対
からの差動読み出し信号は、Ｙ選択トランジスタＹ１〜
Ｙｋでｋ対１に選択される。

【００４０】共通データ線（４）上に得られたビット線
Ａ、ビット線Ｂからの読み出し差動信号は、差動対を構
成するバイポーラトランジスタＱ1Ａ、Ｑ1Ｂのベースに
入力される。

【００４１】さらに、図中２で示すｎ個の上位のアレイ
11〜1nは、それぞれに設けられたバイポーラトランジス
タ差動対のエミッタを共通接続し、さらに上位のアレイ
101（３）を構成する。

【００４２】各アレイ11〜1nに設けられたバイポーラト
ランジスタ差動対Ｑ1Ａ、Ｑ1Ｂ、…、ＱnＡ、ＱnＢのコ
レクタは、ビット線Ａおよびビット線Ｂからの信号線ご
とにそれぞれ共通データ線（５）に接続される。このた
め、複数個のバイポーラトランジスタ差動対が並列に接
続される構成をとる。

【００４３】共通データ線（５）は、抵抗Ｒ1Ａ、Ｒ1Ｂ
を介し抵抗Ｒ0に接続される。

【００４４】アレイ11〜1nのうち、例えばアレイ11を選
択する場合は、アレイ11以外のバイポーラトランジスタ
差動対のベースが接続された共通データ線を電位ＶＣＣ
−Ｃｆ（但し、Ｖｆはベース・エミッタ間順方向動作電
圧）へクランプし、アレイ11のバイポーラトランジスタ
差動対Ｑ1Ａ、Ｑ1Ｂのベースが接続された共通データ線
（４）を、Ｙ選択トランジスタを介し読み出しビット線
対へ接続する。この選択の方法は、前記従来例と同様の
回路構成で実現できる。

【００４５】これにより、アレイ11〜1nに対応して設け
られたｎ個のバイポーラトランジスタ差動対のうちの１
組のバイポーラトランジスタ差動対のみが活性化され、
ｎ対１の選択を行う。図１には、アレイ11が選択されて
いる状態が模式的に示されている。

【００４６】また、アレイ11からの差動読み出し信号
は、抵抗Ｒ1Ａ、Ｒ1Ｂにて差動振幅を出す。

【００４７】アレイ101（３）において、共通データ線
（５）と抵抗Ｒ1Ａとの接続点は、バイポーラトランジ
スタＱ21Ａのベースに入力され、共通データ線（５）と
抵抗Ｒ1Ｂの接続点は、バイポーラトランジスタＱ21Ｂ
のベースに入力される。

【００４８】バイポーラトランジスタＱ21Ａ、Ｑ21Ｂは
エミッタを共通に接続し、ＭＯＳトランジスタＭＮ11を
定電流源とする差動増幅器を構成する。

【００４９】また、ＭＯＳトランジスタＭＮ12ＡＢは、
並列接続されたｎ個のバイポーラトランジスタ差動対
（Ｑ1Ａ、Ｑ1Ｂ）、…、（ＱnＡ、ＱnＢ）のうち活性化
された１組のバイポーラトランジスタ差動対の定電流源
を構成する。

【００５０】これら定電流源用ＭＯＳトランジスタＭＮ
11、ＭＮ12ＡＢは、ゲートが定電圧源（バイアス電源）
ＶＢ1へ接続され、それら定電流値が決定される。

【００５１】以上の構成により、本発明の一実施形態に
おける第１のセンスアンプ（６）は、バイポーラトラン
ジスタ差動対（Ｑ1Ａ、Ｑ1Ｂ）、…、（ＱnＡ、Ｑn
Ｂ）、抵抗Ｒ0、Ｒ1Ａ、Ｒ1Ｂ、バイポーラトランジス
タ差動対Ｑ21Ａ、Ｑ21Ｂ、電流源用ＭＯＳトランジスタ
ＭＮ12ＡＢ、ＭＮ11から構成される。

【００５２】アレイ101の第１のセンスアンプ（６）に
おいては、従来例と同様、バイポーラトランジスタＱ21
Ａ、Ｑ21Ｂのコレクタは共通データ線（７）にそれぞれ
接続され、ベースに入力された差動読み出し信号を、差
動電流信号の形で第２のセンスアンプの電流センス部
（８）へ出力する。

【００５３】第２のセンスアンプの電流センス部（８）
において、バイポーラトランジスタＱ31Ａ、Ｑ31Ｂのエ
ミッタは共通データ線（７）にそれぞれ接続され、ベー
スはともに高電位電源線ＶＣＣ側に接続され、またコレ
クタはそれぞれ抵抗Ｒ2Ａ、Ｒ2Ｂを介して高電位電源線
ＶＣＣに接続される。

【００５４】本実施形態においては、以上の構成によ
り、カスコード接続センスアンプを構成する。第１のセ
ンスアンプ（６）から出力される差動電流信号は、第２
のセンスアンプ（８）の抵抗Ｒ2Ａ、Ｒ2Ｂで電圧に変換
される。

【００５５】図中３で示すｍ個のアレイ101〜10mは、前
記従来例と同様、それぞれ第１のセンスアンプのバイポ
ーラトランジスタ差動対のコレクタを共通データ線
（７）に接続することにより（コレクタドット）、さら
に上位の階層構造を形成している。

【００５６】図２は、本発明の一実施形態のさらに詳細
な回路構成を説明するための図である。図２には、図１
の第１のセンスアンプ（６）、共通データ線（７）、お
よび第２のセンスアンプの電流センス部（８）のみを部
分的に抜き出して、その構成を詳細に示したものであ
る。

【００５７】図２を参照して、図１の抵抗Ｒ0は、実際
には抵抗Ｒ00およびＭＯＳトランジスタＭＰＳＷで構成
されている。

【００５８】さらに、抵抗Ｒ00と、抵抗Ｒ1Ａ、Ｒ1Ｂの
接続点に、ＭＯＳトランジスタＭＰＣＬの信号端子の一
端が接続され、ＭＯＳトランジスタＭＰＣＬの他端は電
位ＶＣＣ−Ｖｆに設定される。

【００５９】また、ＭＯＳトランジスタＭＰＳＷ、ＭＰ
ＣＬを制御する第１のセンスアンプの活性化信号線ＳＡ
ＥＮ、ＭＯＳインバータＩＮＶＳＷ2が付加されてい
る。

【００６０】さらに、エミッタが共通接続されたバイポ
ーラトランジスタ差動対Ｑ1Ａ，Ｑ1Ｂ、…、ＱnＡ，Ｑn
Ｂに接続された定電流源ＭＮ12ＡＢと、バイポーラトラ
ンジスタ差動対Ｑ21Ａ、Ｑ21Ｂの定電流源ＭＮ11のゲー
トを駆動するインバータＩＮＶＳＷ1が付加されてい
る。

【００６１】図１及び図２を参照して、本実施形態の回
路動作を説明する。

【００６２】図１のアレイ101〜10mのうち、例えばアレ
イ101からの読み出し信号を選択する場合、アレイ101の
第１のセンスアンプ（６）の電流源ＭＯＳトランジスタ
ＭＮ11、ＭＮ12ＡＢのゲートをＶＢ1へ接続する。これ
は、図２において、活性化信号線ＳＡＥＮに電源電圧Ｖ
ＣＣを入力することで行なわれる。但し、図２におけ
る、インバータＩＮＶＳＷ1は高電位の節点（ノード）
が電源ＶＢ1に接続されているものとする。

【００６３】これにより抵抗Ｒ0（抵抗Ｒ00、ＭＯＳト
ランジスタＭＰＳＷで構成される）は高電位電源線ＶＣ
Ｃへ接続され、アレイ101の第１のセンスアンプ（６）
が活性化される。

【００６４】一方、同時にアレイ101以外の各アレイ
（図１のアレイ10m等）の信号線ＳＡＥＮには低電位電
源ＶＥＥを入力し、アレイ101以外の各アレイに具備さ
れた第１のセンスアンプの定電流源用ＭＯＳトランジス
タのゲートを低電位電源ＶＥＥへ接続する。

【００６５】また、アレイ101以外の各アレイの共通デ
ータ線（５）は電位ＶＣＣ−Ｖｆへクランプされること
になり、従ってアレイ102（アレイ101に隣接するアレイ
であり不図示）〜アレイ10mの第１のセンスアンプにお
いてバイポーラトランジスタ差動対Ｑ22Ａ、Ｑ22Ｂ、
…、Ｑ2mＡ、Ｑ2mＢのベースも同様に電位ＶＣＣ−Ｖｆ
にクランプされる。

【００６６】これらの動作により、アレイ101以外のア
レイは非活性化され、アレイ101のみが選択される。

【００６７】以上の構成により、ワード線を用いたＸ方
向での選択を除き、アドレス選択信号入力に応じＹ方向
で（ｋ×ｎ×ｍ）対１の選択が可能となる。

【００６８】次に、本発明の実施形態の低電源電圧下に
おける動作特性を説明する。

【００６９】抵抗Ｒ00とＭＯＳトランジスタＭＰＳＷの
直列抵抗からなる抵抗値Ｒ0の値は、これとＭＯＳトラ
ンジスタＭＮ12ＡＢで決定される定電流値の積で与えら
れる抵抗Ｒ0における電圧降下Ｖ0が、約0.3Ｖ程度とな
るよう設定する。

【００７０】一方、抵抗Ｒ1Ａ、Ｒ1Ｂにて発生する差動
読み出し信号振幅値は、約50ｍＶ程度あれば、本実施形
態の回路構成による信号増幅に充分であり、抵抗Ｒ1
Ａ、Ｒ1Ｂにおける電圧降下は抵抗Ｒ0での電圧降下Ｖ0
に比して無視して回路動作を考えても差し支え無い。

【００７１】本実施形態においては、抵抗Ｒ0で発生す
る電圧降下Ｖ0により、カスコード接続を構成するバイ
ポーラトランジスタ差動対Ｑ21Ａ、Ｑ21Ｂのコレクタ・
エミッタ間電圧Ｖce＝Ｖ0のバイアス値が確保される。
これによりバイポーラトランジスタ差動対Ｑ21Ａ、Ｑ21
Ｂの飽和からの動作マージンが確保される。

【００７２】本実施形態における電源電圧（高電位電源
電圧）の下限ＶＣＣ（min）は、図２中、破線で示す
(a)、(b)の経路が決定要因となり、次式(2)で与えられ
る。

【００７３】

【００７４】Ｖｆ＝0.8Ｖ、Ｖds＝0.2Ｖ、Ｖ0＝Ｖce＝
0.30Ｖとすると、電源電圧ＶＣＣ（min）は計算上1.3Ｖ
となり、前記従来例における理論的な電源電圧の下限Ｖ
ＣＣ（min）＝1.8Ｖから、0.5Ｖも低電圧化が達成され
る。

【００７５】図３には、本実施形態における第２のセン
スアンプの具体的な回路構成を示す。

【００７６】図３を参照して、第２のセンスアンプの電
流センス部（８）は、図１に示した構成と同じである。
第２のセンスアンプにおいては、カスコード接続された
Ｑ31Ａ、Ｑ31Ｂにより読み出し信号は電流センスされ、
コレクタに接続された抵抗Ｒ2Ａ、Ｒ2Ｂにより電圧振幅
に変換される。

【００７７】その後、変換された電圧振幅は、差動アン
プ（９）により電圧振幅0.5Ｖ程度へ増幅され、さらに
エミッタフォロア構成の出力駆動部（10）から相補な出
力Ａ、出力Ｂが出力される。

【００７８】電流センス部（８）、差動アンプ（９）、
出力駆動部（10）で示す各回路部の定電流源を構成する
ＭＯＳトランジスタのゲートは、定電圧源ＶＢ1へ接続
されその電流値が決定される。

【００７９】本実施形態においては、これまで詳細に説
明した新規な読み出し回路に加え、さらに低電源電圧下
ですべての読み出し回路部が安定かつ高速に動作するこ
とを保証する内部電源回路を提供する。

【００８０】図２では、抵抗Ｒ00とＭＯＳトランジスタ
ＭＰＳＷの直列抵抗からなる抵抗値（Ｒ0）は、抵抗Ｒ0
と、ＭＯＳトランジスタＭＮ12ＡＢで決定される定電流
値の積で定められる。すなわち、前記したように、抵抗
Ｒ0の抵抗値は抵抗Ｒ0における電圧降下Ｖ0が約0.3Ｖ程
度となるように設定される。また、前記の如く、この抵
抗Ｒ0で発生される電圧降下Ｖ0により、カスコード接続
を構成するバイポーラトランジスタ差動対Ｑ21Ａ、Ｑ21
Ｂのコレクタ・エミッタ間電圧Ｖce＝0.3Ｖ程度のバイ
アス値が確保される。

【００８１】ここで仮に、室温において抵抗Ｒ0での電
圧降下が0.3Ｖとなるよう、抵抗Ｒ0、ＭＯＳトランジス
タＭＮ12ＡＢのトランジスタサイズ、ゲート電圧ＶＢ1
を設計したとしても、各素子の温度特性が異なるため、
例えばＬＳＩ使用温度が０℃〜150℃間で変化した場
合、電圧降下Ｖ0を一定値に保つことは非常に困難であ
る。

【００８２】また、ＬＳＩの試作段階で、ウェハ上の閾
値電圧等のトランジスタ特性、抵抗値等が一様に設計値
からずれた場合も、同様にして、抵抗Ｒ0における電圧
降下Ｖ0が所定の値からずれることになり、安定動作を
確保することは困難である。

【００８３】図４には、この問題を解決することが可能
な、本発明の別の実施形態としての内部電源回路の構成
が示されている。

【００８４】図４を参照して、本実施形態に係る電源回
路は、ＶＣＣ−Ｖ0発生回路（11）、オペアンプ部（1
2）、レプリカセンスアンプ部（13）からなる。

【００８５】ＶＣＣ−Ｖ0発生回路（11）はＶＣＣ−Ｖ0
の電圧を発生する回路であり、一例として、図４に示す
ように、高電位電源ＶＣＣにダイオード接続したバイポ
ーラトランジスタＱ31のベース・エミッタ間電圧Ｖbe
を、抵抗Ｒ31、Ｒ32で分圧してなる回路を用いた。

【００８６】ここで、Ｖ0＝Ｖbe・Ｒ31／（Ｒ31＋Ｒ3
2）で与えられ、これが0.3Ｖ程度となるよう分圧抵抗Ｒ
31、Ｒ32の抵抗値を選ぶ。バイポーラトランジスタＱ31
へバイアスを与える定電流源Ｉ2の値を適当に設定する
ことにより、ベース・エミッタ間電圧Ｖbeは0.8Ｖ程度
の値をとる。

【００８７】より一般的には、Ｖ0の発生にバンドギャ
ップリファレンス（Bandgap reference）回路等を用い
ることも可能である。

【００８８】レプリカセンスアンプ部（13）は、図１に
示す第１のセンスアンプ（６）における、抵抗Ｒ0、Ｒ1
Ａ、Ｒ1Ｂ、バイポーラトランジスタ差動対Ｑ1Ａ、Ｑ1
Ｂ、定電流源ＭＮ12ＡＢからなる構成と同一の回路素子
をレプリカ（複製）として用いてなるダミーなセンスア
ンプ回路である。但し、レプリカセンスアンプ部（13）
のバイポーラトランジスタＱ1Ａ、Ｑ1Ｂのベースは高電
位電源線ＶＣＣに接続されており、定電流源を構成する
ＭＯＳトランジスタＭＮ12ＡＢのゲートはＶＢ1へ接続
される。

【００８９】図４のレプリカセンスアンプ部（13）と、
図１の第１のセンスアンプ（６）における同一の参照符
号で指示される素子は、両者が同じ特性を持つ素子であ
ることを示している。従って、例えば図４のレプリカセ
ンスアンプ部（13）と図１の第１のセンスアンプ（６）
における抵抗Ｒ0での電圧降下は同一となる。

【００９０】オペアンプ部（12）は、ソースが共通接続
されたｎチャネルＭＯＳトランジスタ差動対ＭＮ31、Ｍ
Ｎ32と、該ＭＯＳトランジスタ差動対のドレインと高電
位電源線ＶＣＣとの間に接続されカレントミラー回路を
構成するｐチャネルＭＯＳトランジスタＭＰ31、ＭＰ32
と、ＭＯＳトランジスタ差動対の定電流源Ｉ1とからな
るカレントミラー型差動増幅器で構成されている。ま
た、ｐチャネルＭＯＳトランジスタＭＰ33とｎチャネル
ＭＯＳトランジスタＭＮ33はインバータを構成してい
る。

【００９１】ＶＣＣ−Ｖ0発生部（11）で発生された基
準電位ＶＣＣ−Ｖ0と、レプリカセンスアンプ部（13）
で発生された、高電位電源ＶＣＣから抵抗Ｒ0（ＭＯＳ
トランジスタＭＰＳＷと抵抗Ｒ00から構成される）での
電圧降下をさし引いた電位が、オペアンプ部（12）のカ
レントミラー型差動増幅器の差動入力端に入力されて比
較される。なお、前述したように、図４の抵抗Ｒ1Ａ、
Ｒ1Ｂにて発生する電圧振幅値は、抵抗Ｒ0の電圧降下に
比して微小な振幅値とされるため、レプリカセンスアン
プ部（13）から差動増幅器の差動対トランジスタＭＮ32
のゲートに接続される節点（ノード）は抵抗Ｒ1Ｂとバ
イポーラトランジスタＱ1Ｂのコレクタとの接続点とし
てある。

【００９２】オペアンプ部（12）のカレントミラー回路
の出力端であるｐチャネルＭＯＳトランジスタＭＰ32の
ドレインと、ｎチャネルＭＯＳトランジスタＭＮ32のド
レインとの接続点に発生する比較結果を、ソースが高電
位電源線ＶＣＣへ接続されたｐチャネルＭＯＳトランジ
スタＭＰ33のゲートへ入力する。ｎチャネルＭＯＳトラ
ンジスタＭＮ33のドレインは、ダイオード接続され、そ
のゲートへ接続され、ソースは低電位電源ＶＥＥに接続
されている。

【００９３】このｎチャネルＭＯＳトランジスタＭＮ33
のドレインとゲートの接続点を、レプリカセンスアンプ
部（13）を構成する定電流源ＭＯＳトランジスタＭＮ12
ＡＢのゲートへ入力する。

【００９４】以上の２段構成のオペアンプで、基準電圧
Ｖ0とレプリカセンスアンプ部（13）の抵抗Ｒ0における
電圧降下とを比較し、これらを同一値とするようフィー
ドバックループが形成され、これを満足する定電流源Ｍ
Ｎ12ＡＢのゲートバイアス電圧ＶＢ1が発生される。

【００９５】図４の内部電源回路で決定され、発生され
た電圧ＶＢ1を、これまで説明した図１及び図３のＶＢ1
として読み出し回路へ供給する（すなわち定電流源ＭＯ
Ｓのゲートバイアス電圧として供給される）。

【００９６】本発明の実施形態で達成された回路性能に
ついて以下に説明する。

【００９７】上記した本発明の実施形態に係る読み出し
回路及び内部電源回路を用い、電源電圧ＶＣＣ＝1.0Ｖ
〜3.3Ｖで、センス系動作の回路シミュレーションを行
った。

【００９８】その結果、すべての電圧範囲で、バイポー
ラトランジスタのコレクタ・エミッタ間電圧Ｖceは300
ｍＶ以上が確保されており、飽和を回避するに充分な動
作マージンが確保されていることが確かめられた。

【００９９】さらに、前記従来例の読み出し回路では、
高速読み出し動作が1.8Ｖ程度までしか実現できないの
に対し、本実施形態においては、高速読み出し動作は1.
0Ｖまで実現可能であることが確かめられた。

【０１００】さらに、前記従来例に対して、例えば3.3
Ｖでの遅延増は高々0.1nsであり、高速性能は遜色な
い。

【０１０１】本発明の実施形態によれば、電源電圧ＶＣ
Ｃ＝1.0Ｖにおいてもバイポーラトランジスタを用いた
読み出し回路は、なおも高速動作が可能であり、上式
(2)で理論的に見積もった、電源電源の下限ＶＣＣ（mi
n）＝1.3Ｖよりも低電圧動作が可能となっている。

【０１０２】これはまず、電源電圧ＶＣＣ＝1.0Ｖで
も、図１のバイポーラトランジスタＱ21Ａ、Ｑ21Ｂの安
定動作に必要なコレクタ・エミッタ間電圧Ｖceは、図４
に示した本発明の実施形態に係る内部電源回路により確
保され、バイポーラの飽和動作の問題が回避されたため
である。

【０１０３】その上で、電源電圧の低下に伴い、図１の
定電流源ＭＮ１１のドレイン・ソース間電圧Ｖｄｓが減
少し、その定電流値は減少するが、その分バイポーラト
ランジスタＱ21Ａ、Ｑ21Ｂ、及び第２のセンスアンプの
電流センス部（８）のバイポーラトランジスタＱ31Ａ、
Ｑ31Ｂのベース・エミッタ間順方向動作電圧Ｖｆ値も減
少する。これにより、上式(2)はより小さな値を取り得
るものと説明される。

【０１０４】さらに、本発明の実施形態に係る内部電源
回路のみに注目しても、電源電圧ＶＣＣが1.0Ｖまで安
定したバイアス電圧ＶＢ１が発生可能であった。

【０１０５】また、全体回路を構成するＭＯＳトランジ
スタのしきい値変動、抵抗値変動の発生に対しても、そ
の影響は電源回路、センスアンプ部で同様に発生し、フ
ィードバック構成により自動的に相殺された。さらに、
温度範囲０℃〜１５０℃にわたるＬＳＩ動作環境変化に
おいても回路の安定動作が得られた。

【０１０６】以上により、本発明の実施形態に係る上記
読み出し回路及び電源回路を用いることにより、電源電
圧変動、デバイスばらつき、温度変動等に拘らず、1.0
Ｖという超低電圧領域におよぶまで、安定かつ高速動作
可能な読み出し回路が提供される。

【０１０７】

【発明の効果】以上説明したように、本発明に係るＢｉ
ＣＭＯＳ ＳＲＡＭ読み出し回路によれば、従来の低電
圧動作を支配する要因であった、バイポーラトランジス
タのエミッタフォロワ出力を差動対トランジスタのベー
スで受ける構成を排除した全く新規な構成を用いたこと
により、電源電圧1.0Ｖにおいても超高速動作が可能な
読み出し回路を実現することができるという効果を有す
る。

【０１０８】また、本発明によれば、レプリカセンスア
ンプ部を用いたフィードバック型内部電源回路を用い、
低電源電圧時においても、電源電圧変動、温度変動、デ
バイスばらつきの影響を受けず、読み出し回路の動作マ
ージンを保証することを可能とするという効果を有す
る。

【図面の簡単な説明】

【図１】本発明に係るＢｉＣＭＯＳ読み出し回路の一実
施形態の構成（第２のセンスアンプまでの回路構成）を
示す図である。

【図２】図１の第１のセンスアンプの構成を説明するた
めの回路図である。

【図３】本発明の一実施形態に係るＢｉＣＭＯＳ読み出
し回路の構成（第２のセンスアンプ以降の回路構成）を
示す図である。

【図４】本発明に係る読み出し回路用内部電源回路の一
実施形態の構成を示す図である。

【図５】従来のＢｉＣＭＯＳ読み出し回路の構成を示す
図である。

【図６】メモリセルの構成を示す図である。

【符号の説明】

１〜３ メモリアレイ 21〜23 メモリアレイ ４、5、7、24、25、27 共通データ線 ６、26 第１のセンスアンプ ８、28 第２のセンスアンプの電流センス部 ９ 差動アンプ 10 出力駆動部 11 ＶＣＣ−Ｖ0発生部 12 オペアンプ部 13 レプリカセンスアンプ部 Ｍ．Ｃ． メモリセル ＭＮ１１、ＭＮ１ｍ、ＭＮ12ＡＢ、ＭＮ21Ａ、ＭＮ21Ｂ
ｎチャネルＭＯＳトランジスタ ＭＰＳＷ、ＭＰＣＬ ｐチャネルＭＯＳトランジスタ ＭＮ31、ＭＮ32、ＭＮ33 ｎチャネルＭＯＳトランジス
タ ＭＰ31、ＭＰ32、ＭＰ33 ｐチャネルＭＯＳトランジス
タ Ｑ１Ａ、Ｑ１Ｂ、…、ＱｎＡ，ＱｎＢ バイポーラトラ
ンジスタ差動対 Ｑ21Ａ、Ｑ21Ｂ、…、Ｑ2mＡ，Ｑ2mＢ バイポーラトラ
ンジスタ差動対 Ｑ31Ａ、Ｑ31Ｂ バイポーラトランジスタ Ｒ0、Ｒ00、Ｒ1Ａ、Ｒ1Ｂ、Ｒ2Ａ、Ｒ2Ｂ 抵抗 ＶＣＣ 高電位電源 ＶＥＥ 低電位電源

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年７月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】従来の大規模ＢｉＣＭＯＳ ＳＲＡＭの
読み出し回路の例としては、図５に示すような回路があ
る。この回路構成は、中村等による文献（アイトリプル
イー・ジャーナル・オブ・ソリッド・ステート・サーキ
ッツ、1992年11月発行、第27巻、11号、第1504〜1510頁
（Kazuyuki Nakamura, et al; IEEE Journal of Soild-
State Circuits, “A 6-ns ECL 100K I/O and 8-ns 3.3
V TTL I/O 4Mb BiCMOS SRAM”, Volume 27, Number 11,
Nov. 1992, pp.1504-1510））に記載されたものであ
る。

Claims (8)

【特許請求の範囲】
1. 【請求項１】共通データ線が複数に分割されたＢｉＣＭ
   ＯＳ読み出し回路において、 選択された共通データ線の相補信号が非選択の共通デー
   タ線の相補信号よりも高レベルに設定され、前記共通デ
   ータ線のすべてがセンスアンプを構成する第１の複数の
   バイポーラトランジスタ差動増幅回路に並列接続し、 前記並列接続された複数のバイポーラトランジスタの相
   補なコレクタに第１、第２の抵抗の一端をそれぞれ接続
   し、 前記第１、第２の抵抗の他端を共通接続して第３の抵抗
   の一端に接続し、前記第３の抵抗の他端を高電位電源へ
   接続し、 前記第１の並列接続された複数のバイポーラトランジス
   タの相補なコレクタを、第２のバイポーラトランジスタ
   差動増幅回路に接続してなる読み出し回路を具備したこ
   とを特徴とする半導体メモリ。
2. 【請求項２】前記第２のバイポーラトランジスタ差動増
   幅回路の相補なコレクタのそれぞれが、第３のバイポー
   ラトランジスタ対のエミッタへ接続されてなるカスコー
   ド接続が形成された読み出し回路を具備したことを特徴
   とする請求項１記載の半導体メモリ。
3. 【請求項３】前記第１の並列接続された複数のバイポー
   ラトランジスタ差動増幅回路のうちの１組と同等の第４
   のバイポーラトランジスタ差動増幅回路と、第１の抵抗
   と、第２の抵抗と、第３の抵抗とを具備し、前記第３の
   抵抗両端で生じる電圧降下を測定し、前記第４のバイポ
   ーラトランジスタ差動増幅回路の定電流源電流値を帰還
   制御する電源回路を具備したことを特徴とする請求項１
   記載の半導体メモリ。
4. 【請求項４】複数（ｋ組）のビット線対のうちＹセレク
   タにより選択されたビット線対の相補信号をビット線毎
   に共通接続して第１のバイポーラ差動対トランジスタの
   ベースにそれぞれ入力し、 前記第１のバイポーラ差動対トランジスタは、前記複数
   のビット線対回路群からなる複数（ｎ個）のメモリアレ
   イに対してメモリアレイ毎に複数（ｎ個）設けられると
   共に、相補なコレクタ同士が相補な共通データ線を介し
   て互いに共通接続され、 前記相補な共通データ線は第１、第２の抵抗の一端にそ
   れぞれ接続されると共に前記第１、第２の抵抗の他端が
   共通接続され第３の抵抗を介して電源に接続され、且
   つ、前記相補な共通データ線が第２のバイポーラ差動対
   トランジスタのベースにそれぞれ接続されてなる読み出
   し回路を備えたことを特徴とする半導体記憶装置。
5. 【請求項５】前記複数のメモリアレイのうち非選択のメ
   モリアレイに設けられた前記第１のバイポーラ差動対ト
   ランジスタのベース電位を所定電位にクランプすること
   を特徴とする請求項４記載の半導体記憶装置。
6. 【請求項６】前記第２のバイポーラ差動対トランジスタ
   の相補なコレクタが、ベースが電源に接続されコレクタ
   がそれぞれ第４、第５の抵抗を介して電源に接続されて
   なる第３のバイポーラトランジスタ対のエミッタに接続
   され、前記第４、第５の抵抗に発生する電圧降下に基づ
   き読み出し相補信号を電圧出力することを特徴とする請
   求項４記載の半導体記憶装置。
7. 【請求項７】前記複数（ｎ個）のメモリアレイが上位ア
   レイを構成してなり、前記上位アレイを複数（ｍ個）備
   え、 前記上位アレイ毎に前記第２のバイポーラ差動対トラン
   ジスタと、前記第１〜第３の抵抗とからなる回路を備
   え、 前記複数（ｍ個）の第２のバイポーラ差動対トランジス
   タ（Ｑ21Ａ，Ｑ21Ｂ〜Ｑ2mＡ，Ｑ2mＢ）の相補なコレク
   タ同士が相補な第２の共通データ線を介してそれぞれ共
   通接続され、前記相補な第２の共通データ線が前記第３
   のバイポーラトランジスタ対（Ｑ31Ａ、Ｑ31Ｂ）のエミ
   ッタにそれぞれ接続され、 Ｙ方向にｋ×ｎ×ｍ対１の選択を行なうことを特徴とす
   る請求項４記載の半導体記憶装置。
8. 【請求項８】前記第１のバイポーラ差動対トランジスタ
   とその定電流源ＭＯＳトランジスタと等価の第４のバイ
   ポーラ差動対トランジスタとその定電流源ＭＯＳトラン
   ジスタを備え、且つ前記第４のバイポーラ差動対トラン
   ジスタの相補なコレクタは前記第１、第２の抵抗と抵抗
   値が等しい第６、第７の抵抗の一端にそれぞれ接続され
   ると共に前記第６、第７の抵抗の他端が共通接続され前
   記第３の抵抗と抵抗値が等しい第８の抵抗を介して電源
   に接続されてなるレプリカセンスアンプ回路と、 前記第３の抵抗の所望の電圧降下に対応する基準電圧を
   発生する基準電圧発生回路と、 前記レプリカセンスアンプ回路における前記第８の抵抗
   により電圧降下した電位出力と、前記基準電圧とを差動
   入力する差動増幅回路を備え、 前記レプリカセンスアンプ回路の前記第８の抵抗の電圧
   降下と、前記基準電圧とが一致するように前記差動増幅
   器の出力に基づき前記第４のバイポーラ差動対トランジ
   スタの前記定電流源ＭＯＳトランジスタのゲート電極に
   バイアス電圧を供給する内部電源回路を備え、 且つ、前記バイアス電圧を前記読み出し回路の少なくと
   も前記第１、第２バイポーラ差動対トランジスタの定電
   流源を構成するＭＯＳトランジスタのゲートに供給する
   ことを特徴とする請求項４記載の半導体記憶装置。