JP2700955B2 - 電界効果型トランジスタを備えた半導体装置 - Google Patents
電界効果型トランジスタを備えた半導体装置Info
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Description
スタを備えた半導体装置に関し、特に、絶縁層上に形成
された半導体層内にソース/ドレイン領域およびチャネ
ル領域を有する電界効果型トランジスタを備えた半導体
装置に関するものである。
内に形成された半導体装置(以下、SOI−MOS(S
ilicon on Insulator Metal
Oxide Semiconductor)と称す
る)は、半導体基板上に直接形成された電界効果型トラ
ンジスタ(バルクMOS)が接合分離を特徴しているの
に対し、素子間を絶縁物で分離していることを特徴とす
る。
を示す断面図である。図25を参照して、SOI−MO
Sは、サファイアなどの絶縁基板2の上に、たとえばそ
の周囲が空気絶縁された、島状でp型の半導体層3を有
する。この半導体層3には、互いに分離されたn+ ソー
ス領域31とn+ ドレイン領域32とが半導体層3と絶
縁基板2の界面まで達するように設けられている。ソー
ス/ドレイン領域31,32間のチャネル領域33の上
には、ゲート酸化膜6を介して多結晶シリコンなどから
なるゲート電極7が設けられている。
含めた素子間の完全分離が可能である。そのため、CM
OS(Complementary MetalOxi
de Semiconductor)構成をとった際に
n型領域とp型領域とを接近させたとしても、ラッチア
ップの発生が抑制されたり、浮遊容量の低減が図られる
ことにより、信頼性の高い半導体装置が提供されること
で注目されてきている。最近、絶縁基板上に形成される
シリコン層の厚みを0.1μm程度にすると、その形状
効果によってSOI−MOS型電界効果トランジスタの
電流駆動能力の向上や、単チャネル効果の低減などの特
性が向上することが原理的に知られている。そのため、
サブミクロンオーダのトランジスタの基本構造として期
待されるに至っている。
各SOI−MOSトランジスタは、LOCOS(Loc
al Oxidation of Silicon)法
による分離またはメサ型分離によって分離され得る。
LOCOS法によって分離された構造を示す部分断面図
である。図26を参照して、シリコン基板1の上には絶
縁層2が形成されている。絶縁層2の上には単結晶シリ
コンからなる半導体層3が形成されている。この半導体
層3には、能動領域を互いに間隔を隔てて分離するため
に厚い分離酸化膜40が形成されている。能動領域とし
ての単結晶シリコン層3には、ソース領域31、ドレイ
ン領域32およびチャネル領域33が形成されている。
チャネル領域33の上には、ゲート酸化膜6を介してゲ
ート電極7が形成されている。ソース領域31、ゲート
電極7およびドレイン領域32のそれぞれの表面上に
は、アルミニウム配線層10が形成されている。このL
OCOS法による分離構造によれば、横方向の分離酸化
膜40の半導体層3への食込みが大きいため、微細化さ
れたSOI−MOSの素子分離には適さない。
子分離されたSOI−MOSの部分断面図が示されてい
る。図27を参照して、絶縁層2の上には、島状に形成
された半導体層3が形成されている。これらの半導体層
3の間には、薄い側壁絶縁膜4を介して層間絶縁膜9が
充填されることにより、各半導体層3が分離されてい
る。半導体層3には、ソース領域31,ドレイン領域3
2およびチャネル領域33が形成されている。チャネル
領域33の上には、ゲート酸化膜6を介してゲート電極
7が形成されている。ソース領域31,ドレイン領域3
2およびゲート電極7のそれぞれ表面上には、アルミニ
ウム配線層10が形成されている。このようなメサ型分
離構造は、フォトリソグラフィ技術を用いて、レジスト
パターンに従って精密に加工することが可能である。そ
のため、メサ型分離法は、今後ますます微細化されるS
OI−MOSトランジスタの分離法として適している。
しかしながら、このメサ型分離法を採用すると、半導体
層3の壁面やコーナ分において寄生トランジスタが形成
される。
る断面であって、チャネル幅に沿った方向の断面を示す
部分断面図である。半導体層3は、絶縁層2から突出す
るように島状に形成されている。そのため、ゲート電極
7は、ゲート酸化膜6を介して、半導体層3の上表面だ
けでなく、半導体層3の側面上にも延びるように形成さ
れている。このとき、ゲート電極7に電圧を印加する
と、半導体層3のチャネル方向に沿う側面3a,3bに
寄生MOSトランジスタが形成されるという問題があっ
た。
ると、図29に示すように、ドレイン電流−ゲート電圧
特性に、図中にpで示される範囲に異常が認められる。
これは、単結晶シリコンからなる半導体層の側壁面に寄
生トランジスタが形成されるため、比較的低いゲート電
圧においてソース/ドレイン領域間にリーク電流が流れ
ることによるものである。これを解消するためには、チ
ャネル領域の不純物濃度を増加することなどによって、
しきい値電圧Vthを大きくする必要があった。しきい
値電圧Vthを大きくすると、実効電圧が減少するた
め、結果的にSOI−MOSトランジスタの電流駆動能
力を低下させることになる。
I−MOSトランジスタの構造が、特開昭62−298
162号公報に開示されている。図30は、上記公報に
開示されたSOI−MOSの平面配置を示す部分平面
図、図31は、図30のVIII−VIII線に沿った
断面を示す部分断面図である。図30および図31を参
照して、絶縁基板2の上には単結晶シリコンからなる半
導体層3が形成されている。この半導体層3の上表面に
は、ゲート酸化膜6が形成され、側面には薄い絶縁膜4
が形成されている。半導体層3の周囲には、絶縁膜4を
介して取囲むように、p型の不純物が導入された多結晶
シリコン層52が形成されている。この多結晶シリコン
層52の外側には、絶縁膜61が形成されている。ゲー
ト酸化膜6および絶縁膜61の上にゲート電極7が延び
るように形成されている。
いる。半導体層3には、n型の不純物が導入されること
により、ソース領域31およびドレイン領域32が形成
されている。ソース領域31とp型の多結晶シリコン層
52とは、コンタクトホール11を介して配線層10に
接続されている。これにより、ソース領域31と多結晶
シリコン層52とは同一の電位に保持される。ドレイン
領域32は、コンタクトホール12を介して配線層10
に接続されている。この構造によれば、半導体層3の側
壁に形成されたp型の多結晶シリコン層52が、ソース
領域31と同じ電位に保持されるので、半導体層3の側
面は常にほぼフラットバンドの状態にある。そのため、
チャネル長方向に沿う側面に流れるソース/ドレイン領
域間のリーク電流が抑制され得る。
抑制するためのSOI−MOSトランジスタの構造が特
開昭59−181670号公報に開示されている。図3
2は、この公報に開示されたSOI−MOSトランジス
タの平面配置を示す部分平面図、図33は、図32のX
V−XV線に沿う断面図、図34は、図32のXVI−
XVI線に沿う断面図である。これらの図を参照して、
絶縁層2の上には、半導体層3が形成されている。半導
体層3には、n+ 不純物領域からなるソース領域31お
よびドレイン領域32が形成されている。チャネル領域
33の上には、ゲート酸化膜6を介してゲート電極7が
形成されている。半導体層3の側壁面には、絶縁膜4を
介して、p型不純物領域が導入された多結晶シリコン層
52が形成されている。層間絶縁膜9に開口されたコン
タクトホールを介して、アルミニウム配線層10がソー
ス領域31およびドレイン領域32に接続されている。
この構造においては、ソース領域31と多結晶シリコン
層52とを同じ電位に保持するために、薄い絶縁膜4に
切欠部4aが形成されている。この切欠部4aを介して
ソース領域31と多結晶シリコン層52とが接続されて
いる。
造のトランジスタでは、ソース/ドレイン領域が固定さ
れ、双方向スイッチとしては使用できないことになり、
また、以下の問題についても解決することができない。
い、特に、短チャネルMOSトランジスタにおいては、
ドレイン電圧を増加させると、チャネル方向の電界がド
レイン近傍において著しく大きくなる。そのため、チャ
ネル領域内の電子は、この強い電界により加速され、容
易に高いエネルギー状態となる。この高いエネルギー状
態の電子は、ドレイン領域の端部近傍においてシリコン
の原子と衝突し、雪崩的に多量の電子−正孔対を発生さ
せる。この衝突電離(インパクトイオン化)によって発
生した電子と正孔の内、電子は高いドレイン電界に引寄
せられることにより、ドレイン領域に流入し、ドレイン
電流の一部となる。正孔は、ドレイン電界によって逆に
押戻されることにより、チャネル領域下の空乏層または
ソース領域へ流れ込む。このような現象は、短チャネル
MOSトランジスタだけでなく、比較的チャネル長の長
いMOSトランジスタにおいても観察される。特に、短
チャネルMOSトランジスタにおいては、長チャネルM
OSトランジスタに比べて圧倒的に多数の電子−正孔対
が発生する。
は、チャネル領域下の空乏層に流入すると、流入した正
孔によってチャネル領域やソース領域近傍の電位が上昇
し、電位障壁の高さが低下する。ソース領域近傍の電位
障壁が低下すると、ソース領域から基部領域またはチャ
ネル領域へ多くの電子が注入されることになる。これに
より、衝突電離がますます顕著になるため、より多くの
電子−正孔対が発生する。発生した正孔は、さらにソー
ス領域近傍の電位障壁を下げ、ソース領域から注入され
る電子をますます増加させる。このようにして、ついに
は、MOSトランジスタが降伏に至る。
ンジスタの基部領域の電位を不安定にさせる。また、上
記の衝突電離は、ソース−ドレイン領域間のごく微小な
リーク電流によっても、ドレイン領域端部近傍において
発生する。
トランジスタによる側壁リーク電流の低減を図るととも
に、基部領域の電位やソース領域近傍の電位障壁を安定
にし、ソース/ドレイン領域間の耐圧の低下を防止し、
さらに双方向性を備えたSOI−MOS電界効果トラン
ジスタを提供することを目的とする。
するため、本発明の電界効果型トランジスタを備えた半
導体装置は、絶縁層の主表面上に形成された第1導電型
の島状半導体層と、この島状半導体層の主表面の一部を
チャネル面とするチャネル領域を規定するように、島状
半導体層内に互いに間隔を隔てて形成された第2導電型
のソース/ドレイン領域と、チャネル面の上に絶縁膜を
介して形成されたゲート電極と、島状半導体層の側壁に
形成された側壁絶縁膜と、この側壁絶縁膜を挾んで、島
状半導体層の側壁の外側に形成された第1導電型の半導
体側壁層とを備えている。ソース/ドレイン領域に接す
る位置の側壁絶縁膜には、開口部を有し、島状半導体層
の側面と半導体側壁層がその開口部において接するとと
もに、島状半導体層内部へは第1導電型の不純物領域が
拡散した第1導電型領域が形成され、ソース/ドレイン
領域とは独立に、半導体側壁層とソース/ドレイン領域
内部の第1導電型領域の電位を制御可能にしたものであ
る。
導体側壁層を、ソース領域と同じかあるいはそれよりも
低い電位に保持されることになって、島状半導体層の側
壁面の電位が半導体側壁層によって固定される。そのた
め、ゲート電極に電圧を印加しても、島状半導体層の側
壁面がしきい値電圧より低い電圧で反転することが防止
される。これにより、島状半導体層の側壁面に形成され
る寄生トランジスタに起因するリーク電流が低減され
る。
端部近傍における衝突電離と、この衝突電離によって生
じた正孔の蓄積に関しても、ソース領域側の開口部から
拡散した第1導電型不純物がつくる領域が、正孔の逃げ
道となり、蓄積を妨げる。その結果、ソース領域端部近
傍の電位が安定化し、耐圧の低下も防止される。
説明する。
けるSOI−MOSトランジスタを示しており、図1は
図3のI−I線断面、図2は図3のII−II線断面を
示している。これらの図を参照して、本実施例のSOI
−MOSトランジスタは、p型シリコン基板1の上に、
たとえば、シリコン酸化物層からなる絶縁層2が形成さ
れている。絶縁層2の上には、p型の単結晶シリコンか
らなる半導体層3が形成されている。この半導体層3に
は、n+ 不純物領域からなるソース領域31およびドレ
イン領域32が形成されている。ソース領域31とドレ
イン領域32との間には、チャネル領域33が形成され
ている。チャネル領域33の上には、ゲート酸化膜6を
介して、たとえば多結晶シリコン層あるいは多結晶シリ
コン層と高融点金属シリサイド層とからなる二層構造の
ゲート電極7が形成されている。半導体層3の側壁に
は、たとえば、シリコン酸化膜からなる薄い側壁絶縁膜
4が形成されている。この側壁絶縁膜4には、ゲート電
極7の両側で開口部41,42が設けられている。半導
体層3の側壁に形成された側壁絶縁膜4の外側には、p
+ 型に不純物がドープされた、半導体側壁層としてのシ
リコン層5が配置されている。シリコン層5は、開口部
41,42でソース領域31およびドレイン領域32の
側壁面と接しており、シリコン層5からp+ 型不純物が
拡散して、ゲート電極7の下部まで到達している。ゲー
ト電極7の側壁には、シリコン酸化膜からなるサイドウ
ォールスペーサ8が形成されている。半導体層3の上に
は、低温度での化学的気相薄膜成長法(CVD法)によ
って形成されたシリコン酸化膜などからなる層間絶縁膜
9が形成されている。この層間絶縁膜9には、コンタク
トホール11,12および13が、それぞれソース領域
31,ドレイン領域32およびシリコン層5に対して形
成されている。また、それぞれのコンタクトホール1
1,12および13には、アルミニウム配線10が形成
されている。
の側壁部分には、薄い側壁絶縁膜4をゲート酸化膜、シ
リコン層5をゲート電極とするMOS構造が認められ
る。しかしながら、このMOS構造においては、そのゲ
ート電極となる部分はp型であり、かつこのゲート電極
となる部分の電位はソース領域31と同じ電位かまたは
それよりも低い電位に保つことができる。そのため、こ
の半導体層3の側壁部分においては、側壁絶縁膜4とシ
リコン層3の界面においては導電型の反転が生じない。
したがって、ソース領域31およびドレイン32と上記
のMOS構造とから形成される寄生MOSトランジスタ
は、常にOFF状態にある。その結果、ソース領域31
とドレイン領域32の間を流れる側壁リーク電流は生じ
ないことになる。これにより、図1ないし図3に示され
るSOI−MOSトランジスタにおいて、半導体層3の
主表面をチャネル面とするトランジスタのみが電気的な
特性の発揮に寄与する。
ジスタにおいては、各微小なリーク電流の発生による衝
突電離が引起こされたとしても、基部領域やソース領域
端部近傍の電位が不安定になることはない。たとえば、
ごく微小なリーク電流の発生によってドレイン領域32
の端部近傍において衝突電離が生ずるとする。このと
き、正孔がチャネル領域33の下に拡散してくる。この
ようにチャネル領域下に流れ込む正孔は、チャネル領域
33の端部近傍と界面を有するp+ 接合シリコン層5に
引抜かれる。そのため、ソース領域31の端部近傍の電
位も固定されるとともに、ソース/ドレイン領域間耐圧
の低下も防止され得る。
るp+ では、ドレイン領域32とのn+ −p+ 接合が逆
方向にバイアスされるため、導通してしまうことはな
い。また、開口部を微小な領域に限定しているので、こ
のn+ −p+ 接合が形成する容量も最小限に抑えられ、
速度性能に影響を与えることは少ない。
32とソース領域31とを入換えても、外壁のp+ 領域
を独立した電位に固定できるので、同じ性能を得ること
ができ、また、回路中でソース電位が接地電位より浮い
た形でも使用できるという利点がある。したがって、従
来のようにソース領域を設置するものが単方向性である
のに比べて、使いやすさと性能の面で飛躍的に向上する
ことになる。
ランジスタの製造方法の一例について説明する。
(100)を有するp- 型シリコン基板1(17〜20
Ωcm)表面上に酸素イオンが200KeVに加速され
て注入される。このときの深さ方向に対する酸素濃度分
布は、図4に示すとおりである。酸素イオンの注入量
は、1.8×1018〜2.0×1018/cm2 である。
気中で60分間アニール処理が施される。これにより、
図5に示すように、シリコン基板1の表面から所定の深
さに埋め込まれた、厚さ5000オングストロームのシ
リコン酸化物層からなる絶縁層2が形成される。表面部
分には、厚さ2500オングストロームの単結晶シリコ
ン層30が形成される。このようにシリコン基板内部に
シリコン酸化物層を直接構成する方法は、SIMOX
(Separation by Implanted
Oxygen)法と呼ばれる。
単結晶シリコン層30が、島状の単結晶シリコンからな
る半導体層3と、その外周壁をなすシリコン層5にパタ
ーニングされ、半導体層3とシリコン層5の間に細い溝
4aが形成される。この溝4aの溝幅は、微細加工の最
先端の技術によって可能な限りの微小寸法を用いる。
体層3およびシリコン層5が酸化され、その外周面に酸
化膜21が形成されるとともに、溝4aにも同時に側壁
絶縁膜4が形成される。
ジストを用いたパターニングによって溝4aに4ヶ所の
開口部41,42が加工され、酸化シリコンからなる絶
縁膜のエッチングによって表面および溝4a内の絶縁膜
が除去される。このとき、開口部41,42の幅は、
0.2〜0.3μm、間隔はゲート長より若干短い値に
設定され、開口部41と開口部42は、0.1μm程度
位置をずらして形成されている。また、外周のシリコン
層5には、p+ 層となるように、高濃度の硼素をドープ
している。
リコン基板1上全面に多結晶シリコン層22が堆積さ
れ、これに硼素などのp型不純物をドーピングして、p
+ 層とする。その後、図16ないし図18を参照して、
エッチバックによってこの多結晶シリコン層22の大部
分が除去され、開口部41,42のみ多結晶シリコンで
満たされた形で残ることになる。すなわち、シリコン層
5と半導体層3は、この4ヶ所の微小領域で接すること
になる。
ライエッチングおよびウェットエッチングのプロセスに
よって表面の酸化膜を一度除去した後、再度ゲート酸化
を行ない、多結晶シリコンからなるゲート電極7が形成
される。開口部41,42は、ゲート電極7に一部重な
っており、他の部分はゲート電極7の外側にはみ出して
いる。その後、図22に示すように、ゲート電極7の両
側に、シリコン酸化膜からなるサイドウォールスペーサ
8が設けられる。開口部41,42は、サイドウォール
スペーサ8によってすべて隠れてしまうように、サイド
ウォールスペーサ8の厚みが選ばれる。そして、図23
に示すように、シリコン基板1上全面にTi層を形成し
た後、所定の熱処理を施すことにより、チタンシリサイ
ド膜が、シリコン結晶体の表面に選択的に形成される。
トホール11,12および13と、アルミニウム配線1
0とを形成して完成したMOSFETを示している。
物の導入は、LDD(Lightly Doped D
rain)構造とするために、低ドーズと高ドーズとを
それぞれサイドウォールスペーサ8の形成前と後に行な
う。
域がn型のnMOSFETについて述べたが、この考え
方は、pMOSFETにも適用できることは言うまでも
ない。この場合は、それぞれドーピングする不純物の導
電型を逆のものに変更すればよい。
るが、シリコン基板1の裏面と、ドレイン領域32およ
びソース領域31の3つの各電位を、同電位で独立に制
御することができるので、回路上の配置の自由度が極め
て高くなる。すなわち、双方向性を有するトランジスタ
であるので、SRAMのアクセストランジスタ,ドライ
ブトランジスタおよびロードトランジスタのすべてに使
用することが可能であり、またDRAMのスイッチング
トランジスタにも使用することが可能である。
トランジスタによる側壁リーク電流を低減することが可
能なSOI−MOSトランジスタを得ることができる。
また、ソース領域端部近傍の電位障壁を安定させ、かつ
基部領域の電位を安定させることができるので、ソース
/ドレイン領域間の耐圧の低下を防止することが可能な
SOI−MOSトランジスタを備えた半導体装置および
その製造方法を提供することができる。
とを入換えても、同様の働きをさせることが可能である
ため、回路内において双方向素子として使用できるとい
う利点もある。
Tを含む半導体装置の正面断面図である。
り、図1はこの図のI−I線断面を示し、図2はこの図
のII−II線断面を示している。
I層を形成するための酸素注入の工程と、深さ方向の酸
素濃度分布を示す図である。
シリコン層30が形成された後の構造を示す断面図であ
る。
をパターニングし、半導体層3とシリコン層5およびそ
れらの境界に溝4aを形成した状態を示す平面図であ
る。
21を堆積させるとともに、溝4aの内部に側壁絶縁膜
4を形成した状態を示す平面図である。
に、開口部41,42を形成した状態を示す平面図であ
る。
2を形成した状態を示す平面図である。
る。
である。
各表面上の多結晶シリコン層22をエッチバックにより
除去し、開口部41,42の内部にのみ多結晶シリコン
が残留した状態を示す平面図である。
ート電極7を形成した後の状態を示す平面図である。
る。
スペーサ8を形成した状態を示す断面図である。
7のそれぞれの表面が露出した領域にチタンシリサイド
層14を形成した状態を示す断面図である。
および13、およびアルミニウム配線層10を形成した
後の構造を示す断面図である。
示す断面図である。
SOI−MOSトランジスタの断面構造を示す図であ
る。
OI−MOSトランジスタの断面構造を示す図である。
タの幅方向(四面に垂直な方向)に沿う断面の主要部を
示す図である。
ン電流−ゲート電圧特性のグラフを示す図である。
た従来のSOI−MOSトランジスタの構造を示す平面
図である。
III−XIII線断面を示す図である。
た、従来の完成されたSOI−MOSトランジスタの構
造を示す平面図である。
ンジスタのXV−XV線断面を示す図である。
ンジスタのXVI−XVI線断面を示す図である。
間絶縁膜 10はアルミニウム配線、11,12,13はコンタク
トホール 14はチタンシリサイド層、31はソース領域、32は
ドレイン領域 33はチャネル領域、41,42は開口部である。 なお、図中、同一符号を付した部分は同一または相当の
要素を示す。
Claims (1)
- 【請求項1】 絶縁層と、この絶縁層の主表面上に形成
され、主表面と側壁とを有し、その周囲から分離された
第1導電型の島状半導体層と、この島状半導体層の主表
面の一部をチャネル面とするチャネル領域を規定するよ
うに、前記島状半導体層内に互いに間隔を隔てて形成さ
れた第2導電型のソース/ドレイン領域と、前記チャネ
ル面の上に絶縁膜を介して形成されたゲート電極と、前
記島状半導体層の側壁に形成された側壁絶縁膜と、この
側壁絶縁膜を挾んで、前記島状半導体層の側壁の外側に
形成された第1導電型の半導体側壁層とを備え、前記ソ
ース/ドレイン領域に接する位置の前記側壁絶縁膜には
開口部を有し、前記島状半導体層の側面と前記半導体側
壁層が前記開口部において接するとともに、前記島状半
導体層内部へは第1導電型の不純物が拡散した第1導電
型領域が形成され、前記ソース/ドレイン領域とは独立
に、前記半導体側壁層と前記ソース/ドレイン領域内部
の前記第1導電型領域の電位を制御可能にしたことを特
徴とする電界効果型トランジスタを備えた半導体装置。
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