JPH10209293A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10209293A JPH10209293A JP9009642A JP964297A JPH10209293A JP H10209293 A JPH10209293 A JP H10209293A JP 9009642 A JP9009642 A JP 9009642A JP 964297 A JP964297 A JP 964297A JP H10209293 A JPH10209293 A JP H10209293A
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- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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Abstract
(57)【要約】
【課題】 相補型ＭＯＳトランジスタの製造において、
ゲートパターニングのリソグラフィー時の線幅安定性と
シリコンゲート電極から基板側への不純物の突き抜けの
抑制を図る。 【解決手段】 相補型ＭＯＳトランジスタを有する半導
体装置の製造方法において、半導体基体３，４の一主面
上にゲート絶縁膜５を介してゲート電極となる多結晶半
導体膜６を形成する工程と、多結晶半導体膜６の第１チ
ャネルＭＯＳトランジスタ形成領域４に対応する部分上
に、選択的に第１導電型不純物を含む第１の固相拡散源
７を形成する工程と、第１の固相拡散源７上、及び多結
晶半導体膜６の第２チャネルＭＯＳトランジスタ形成領
域３に対応する部分上を含む全面に第２導電型不純物を
含む第２の固相拡散源９を形成する工程と、化学機械研
磨法により、第２の固相拡散源９を第１の固相拡散源７
が露出する位置まで研磨する工程と、第１の固相拡散源
７及び第２の固相拡散源９と共に多結晶半導体膜６をゲ
ート電極パターンにパターニングする工程を有する。
ゲートパターニングのリソグラフィー時の線幅安定性と
シリコンゲート電極から基板側への不純物の突き抜けの
抑制を図る。 【解決手段】 相補型ＭＯＳトランジスタを有する半導
体装置の製造方法において、半導体基体３，４の一主面
上にゲート絶縁膜５を介してゲート電極となる多結晶半
導体膜６を形成する工程と、多結晶半導体膜６の第１チ
ャネルＭＯＳトランジスタ形成領域４に対応する部分上
に、選択的に第１導電型不純物を含む第１の固相拡散源
７を形成する工程と、第１の固相拡散源７上、及び多結
晶半導体膜６の第２チャネルＭＯＳトランジスタ形成領
域３に対応する部分上を含む全面に第２導電型不純物を
含む第２の固相拡散源９を形成する工程と、化学機械研
磨法により、第２の固相拡散源９を第１の固相拡散源７
が露出する位置まで研磨する工程と、第１の固相拡散源
７及び第２の固相拡散源９と共に多結晶半導体膜６をゲ
ート電極パターンにパターニングする工程を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
相補型ＭＯＳトランジスタを有する半導体装置の製造方
法に関する。
相補型ＭＯＳトランジスタを有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】半導体装置として、ｎチャネルＭＯＳト
ランジスタとｐチャネルＭＯＳトランジスタを組み合せ
てなる所謂相補型ＭＯＳトランジスタによる半導体集積
回路が広く使用されている。近時、このような半導体集
積回路の微細化に伴うＭＯＳトランジスタのゲート長の
縮小により、しきい値電圧Ｖthの低下を招く短チャネル
効果が問題となってきている。特に、ｐチャネルＭＯＳ
トランジスタは、短チャネル効果が重要な問題となって
いる。
ランジスタとｐチャネルＭＯＳトランジスタを組み合せ
てなる所謂相補型ＭＯＳトランジスタによる半導体集積
回路が広く使用されている。近時、このような半導体集
積回路の微細化に伴うＭＯＳトランジスタのゲート長の
縮小により、しきい値電圧Ｖthの低下を招く短チャネル
効果が問題となってきている。特に、ｐチャネルＭＯＳ
トランジスタは、短チャネル効果が重要な問題となって
いる。
【０００３】従来、ｎチャネルＭＯＳトランジスタ及び
ｐチャネルＭＯＳトランジスタ共に、その多結晶シリコ
ンのゲート電極にイオン注入により含ませる不純物とし
てｎ型不純物を使用し、ｎチャネルＭＯＳトランジスタ
は表面チャネル型とし、ｐチャネルＭＯＳトランジスタ
は埋込みチャネル型としてきたが、ここに来て、ｐチャ
ネルＭＯＳトランジスタのゲート電極に含ませる不純物
をｐ型不純物にして表面チャネル型にすることで、短チ
ャネル効果を抑制することが試みられている。
ｐチャネルＭＯＳトランジスタ共に、その多結晶シリコ
ンのゲート電極にイオン注入により含ませる不純物とし
てｎ型不純物を使用し、ｎチャネルＭＯＳトランジスタ
は表面チャネル型とし、ｐチャネルＭＯＳトランジスタ
は埋込みチャネル型としてきたが、ここに来て、ｐチャ
ネルＭＯＳトランジスタのゲート電極に含ませる不純物
をｐ型不純物にして表面チャネル型にすることで、短チ
ャネル効果を抑制することが試みられている。
【０００４】しかし、ゲート電極に含有させる不純物と
してｐ型不純物、特にホウ素（Ｂ）を使用する場合に
は、ゲート電極中の不純物が高濃度であるため、ゲート
酸化膜の膜厚が薄くなると、製造工程における熱負荷に
より、不純物がゲート酸化膜を通して半導体基板中に拡
散し、トランジスタの特性を変えてしまう等の問題があ
った。
してｐ型不純物、特にホウ素（Ｂ）を使用する場合に
は、ゲート電極中の不純物が高濃度であるため、ゲート
酸化膜の膜厚が薄くなると、製造工程における熱負荷に
より、不純物がゲート酸化膜を通して半導体基板中に拡
散し、トランジスタの特性を変えてしまう等の問題があ
った。
【０００５】このような不純物の拡散を抑えるための方
法として、ゲート電極となる多結晶シリコン膜上に不純
物を含んだ絶縁膜から不純物を拡散させて、不純物の拡
散距離の確保と初期分布の最適化を図る方法がある。
法として、ゲート電極となる多結晶シリコン膜上に不純
物を含んだ絶縁膜から不純物を拡散させて、不純物の拡
散距離の確保と初期分布の最適化を図る方法がある。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来法では、ｎ型又はｐ型のいずれかの不純物含有の絶縁
膜を選択的に除去し、その後にイオン注入か、又は逆極
性の不純物含有の絶縁膜を堆積していたために、ゲート
電極加工時のウエハ表面において、ｎ型とｐ型の領域間
で段差が発生しリソグラフィー時のフォトレジスト膜厚
の膜厚むらや露光時の反射光によるパターン変形など多
くの問題を発生させるなどの問題があった。
来法では、ｎ型又はｐ型のいずれかの不純物含有の絶縁
膜を選択的に除去し、その後にイオン注入か、又は逆極
性の不純物含有の絶縁膜を堆積していたために、ゲート
電極加工時のウエハ表面において、ｎ型とｐ型の領域間
で段差が発生しリソグラフィー時のフォトレジスト膜厚
の膜厚むらや露光時の反射光によるパターン変形など多
くの問題を発生させるなどの問題があった。
【０００７】本発明は、上述の点に鑑み、ゲートパター
ニングのリソグラフィー時の線幅安定性と、ゲート電極
から基板側への不純物の突き抜けの抑制を図った半導体
装置の製造方法を提供するものである。
ニングのリソグラフィー時の線幅安定性と、ゲート電極
から基板側への不純物の突き抜けの抑制を図った半導体
装置の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、ゲート電極となる多結晶半導体膜を形成
した後、多結晶半導体膜の第１チャネルＭＯＳトランジ
スタ形成領域に対応する部分上に選択的に第１導電型不
純物を含む第１の固相拡散源を形成し、次に、第１の固
相拡散源上及び多結晶半導体膜の第２チャネルＭＯＳト
ランジスタ形成領域に対応する部分上を含む全面に第２
導電型不純物を含む第２の固相拡散源を形成し、化学機
械研磨法により、第２の固相拡散源を第１の固相拡散源
が露出する位置まで研磨する。その後、第１及び第２の
固相拡散源と共に、多結晶半導体膜をゲート電極パター
ンにパターニングする。
の製造方法は、ゲート電極となる多結晶半導体膜を形成
した後、多結晶半導体膜の第１チャネルＭＯＳトランジ
スタ形成領域に対応する部分上に選択的に第１導電型不
純物を含む第１の固相拡散源を形成し、次に、第１の固
相拡散源上及び多結晶半導体膜の第２チャネルＭＯＳト
ランジスタ形成領域に対応する部分上を含む全面に第２
導電型不純物を含む第２の固相拡散源を形成し、化学機
械研磨法により、第２の固相拡散源を第１の固相拡散源
が露出する位置まで研磨する。その後、第１及び第２の
固相拡散源と共に、多結晶半導体膜をゲート電極パター
ンにパターニングする。
【０００９】この製法によれば、化学機械研磨により、
第１の固相拡散源と第２の固相拡散源とは同一面に形成
されて段差のない状態となる。この状態でゲート電極の
パターニングが行われるので、線幅変動が抑制される。
そして、その後、第１の固相拡散源及び第２の固相拡散
源から夫々対応する多結晶半導体膜に不純物拡散される
ので、その後の熱処理工程におけるゲート電極からの不
純物の半導体基板への拡散（いわゆる突き抜け）が抑え
られる。
第１の固相拡散源と第２の固相拡散源とは同一面に形成
されて段差のない状態となる。この状態でゲート電極の
パターニングが行われるので、線幅変動が抑制される。
そして、その後、第１の固相拡散源及び第２の固相拡散
源から夫々対応する多結晶半導体膜に不純物拡散される
ので、その後の熱処理工程におけるゲート電極からの不
純物の半導体基板への拡散（いわゆる突き抜け）が抑え
られる。
【００１０】
【発明の実施の形態】本発明は、相補型ＭＯＳトランジ
スタを有する半導体装置の製造方法において、半導体基
体の一主面上にゲート絶縁膜を介してゲート電極となる
多結晶半導体膜を形成する工程と、多結晶半導体膜の第
１チャネルＭＯＳトランジスタ形成領域に対応する部分
上に選択的に第１導電型不純物を含む第１の固相拡散源
を形成する工程と、第１の固相拡散源上、及び多結晶半
導体膜の第２チャネルＭＯＳトランジスタ形成領域に対
応する部分上を含む全面に第２導電型不純物を含む第２
の固相拡散源を形成する工程と、化学機械研磨法によ
り、第２の固相拡散源を第１の固相拡散源が露出する位
置まで研磨する工程と、第１の固相拡散源及び第２の固
相拡散源と共に、多結晶半導体膜をゲート電極パターン
にパターニングする工程とを有する。
スタを有する半導体装置の製造方法において、半導体基
体の一主面上にゲート絶縁膜を介してゲート電極となる
多結晶半導体膜を形成する工程と、多結晶半導体膜の第
１チャネルＭＯＳトランジスタ形成領域に対応する部分
上に選択的に第１導電型不純物を含む第１の固相拡散源
を形成する工程と、第１の固相拡散源上、及び多結晶半
導体膜の第２チャネルＭＯＳトランジスタ形成領域に対
応する部分上を含む全面に第２導電型不純物を含む第２
の固相拡散源を形成する工程と、化学機械研磨法によ
り、第２の固相拡散源を第１の固相拡散源が露出する位
置まで研磨する工程と、第１の固相拡散源及び第２の固
相拡散源と共に、多結晶半導体膜をゲート電極パターン
にパターニングする工程とを有する。
【００１１】第１又は第２の固相拡散源のいずれか一方
にはホウ素を添加したシリコン酸化膜を用い、第１又は
第２の固相拡散源のいずれか他方には燐を添加したシリ
コン酸化膜を用いることができる。
にはホウ素を添加したシリコン酸化膜を用い、第１又は
第２の固相拡散源のいずれか他方には燐を添加したシリ
コン酸化膜を用いることができる。
【００１２】以下、図面を参照して本発明による半導体
装置の製造方法の実施例を説明する。
装置の製造方法の実施例を説明する。
【００１３】先ず、図１Ａに示すように、第１導電型、
例えばｐ型又はｎ型のシリコン半導体基板１上に従来法
によりＳｉＯ2 による素子分離層２を形成する。次い
で、リソグラフィー技術を使用して形成したマスクを介
して素子分離層２によって区画された各領域に選択的に
ｐ型半導体ウエル領域３及びｎ型半導体ウエル領域４を
形成する。即ち、ｐ型半導体ウエル領域３は、ｎチャネ
ルＭＯＳトランジスタ形成領域に相当し、ｎ型半導体ウ
エル領域４は、ｐチャネルＭＯＳトランジスタ形成領域
に相当する。さらに、夫々の半導体ウエル領域３及び４
の表面にゲート酸化を行い、例えば膜厚５ｎｍのシリコ
ン酸化膜（ＳｉＯ2 ）、即ちゲート絶縁膜５を形成す
る。
例えばｐ型又はｎ型のシリコン半導体基板１上に従来法
によりＳｉＯ2 による素子分離層２を形成する。次い
で、リソグラフィー技術を使用して形成したマスクを介
して素子分離層２によって区画された各領域に選択的に
ｐ型半導体ウエル領域３及びｎ型半導体ウエル領域４を
形成する。即ち、ｐ型半導体ウエル領域３は、ｎチャネ
ルＭＯＳトランジスタ形成領域に相当し、ｎ型半導体ウ
エル領域４は、ｐチャネルＭＯＳトランジスタ形成領域
に相当する。さらに、夫々の半導体ウエル領域３及び４
の表面にゲート酸化を行い、例えば膜厚５ｎｍのシリコ
ン酸化膜（ＳｉＯ2 ）、即ちゲート絶縁膜５を形成す
る。
【００１４】次に、図１Ｂに示すように、両半導体ウエ
ル領域３及び４を含む全面上に、ゲート電極となる例え
ば膜厚２００ｎｍ程度の多結晶シリコン膜６と、例えば
膜厚１５０ｎｍ程度のｐ型不純物のホウ素を含んだシリ
コン酸化膜、即ちＢＳＧ（ボロンシリケートガラス）膜
７を順次堆積する。このＢＳＧ膜７は、ホウ素の固相拡
散源となる。
ル領域３及び４を含む全面上に、ゲート電極となる例え
ば膜厚２００ｎｍ程度の多結晶シリコン膜６と、例えば
膜厚１５０ｎｍ程度のｐ型不純物のホウ素を含んだシリ
コン酸化膜、即ちＢＳＧ（ボロンシリケートガラス）膜
７を順次堆積する。このＢＳＧ膜７は、ホウ素の固相拡
散源となる。
【００１５】次に、図２Ｃに示すように、リソグラフィ
ー技術によりＢＳＧ膜７のｎ型半導体ウエル領域４に対
応する部分上に選択的にフォトレジストマスク８を形成
し、このフォトレジストマスク８を介して、異方性エッ
チングによりｐ型半導体ウエル領域３に対応する部分の
ＢＳＧ膜７を選択的にエッチング除去する。
ー技術によりＢＳＧ膜７のｎ型半導体ウエル領域４に対
応する部分上に選択的にフォトレジストマスク８を形成
し、このフォトレジストマスク８を介して、異方性エッ
チングによりｐ型半導体ウエル領域３に対応する部分の
ＢＳＧ膜７を選択的にエッチング除去する。
【００１６】次に、図２Ｄに示すように、フォトレジス
トマスク８を除去した後に、ｐ型半導体ウエル領域３に
対応した多結晶シリコン膜６上及びｎ型半導体ウエル領
域４に対応したＢＳＧ膜７上を含む全面に膜厚１５０ｎ
ｍ程度のｎ型不純物の燐を含んだシリコン酸化膜、即ち
ＰＳＧ（リンシリケートガラス）膜９を堆積する。この
ＰＳＧ膜９は燐の固相拡散源となる。
トマスク８を除去した後に、ｐ型半導体ウエル領域３に
対応した多結晶シリコン膜６上及びｎ型半導体ウエル領
域４に対応したＢＳＧ膜７上を含む全面に膜厚１５０ｎ
ｍ程度のｎ型不純物の燐を含んだシリコン酸化膜、即ち
ＰＳＧ（リンシリケートガラス）膜９を堆積する。この
ＰＳＧ膜９は燐の固相拡散源となる。
【００１７】次に、図３Ｅに示すように、化学機械研磨
法によりＰＳＧ膜９を、ＢＳＧ膜７の上面が露出するま
で研磨する。このとき、ＰＳＧ膜９よりＢＳＧ膜７の研
磨速度が遅くなるように研磨条件を選べば、研磨はＢＳ
Ｇ膜の上面に達すると急激に遅くなる。このため、研磨
量はＢＳＧ膜７の厚さでほぼ決定され、研磨速度の面内
依存性にはあまり左右されず一定となる。
法によりＰＳＧ膜９を、ＢＳＧ膜７の上面が露出するま
で研磨する。このとき、ＰＳＧ膜９よりＢＳＧ膜７の研
磨速度が遅くなるように研磨条件を選べば、研磨はＢＳ
Ｇ膜の上面に達すると急激に遅くなる。このため、研磨
量はＢＳＧ膜７の厚さでほぼ決定され、研磨速度の面内
依存性にはあまり左右されず一定となる。
【００１８】この研磨によって、ｐ型半導体ウエル領域
３に対応した部分のＰＳＧ膜９と、ｎ型半導体ウエル領
域４に対応した部分のＢＳＧ膜７は、同一面上に同じ膜
厚で形成される。
３に対応した部分のＰＳＧ膜９と、ｎ型半導体ウエル領
域４に対応した部分のＢＳＧ膜７は、同一面上に同じ膜
厚で形成される。
【００１９】次に、図３Ｆに示すように、リソグラフィ
ー技術により形成したゲートパターンのフォトレジスト
マスク（図示せず）を介して、ＢＳＧ膜７と、ＰＳＧ膜
９を、異方性エッチングによりパターニングし、さらに
下層の多結晶シリコン膜６を異方性エッチングによりパ
ターニングし、ｐ型半導体ウエル領域３及びｎ型半導体
ウエル領域４上に夫々ゲート電極構成部１４及び１５を
形成する。そして、フォトレジストマスク（図示せず）
を除去する。
ー技術により形成したゲートパターンのフォトレジスト
マスク（図示せず）を介して、ＢＳＧ膜７と、ＰＳＧ膜
９を、異方性エッチングによりパターニングし、さらに
下層の多結晶シリコン膜６を異方性エッチングによりパ
ターニングし、ｐ型半導体ウエル領域３及びｎ型半導体
ウエル領域４上に夫々ゲート電極構成部１４及び１５を
形成する。そして、フォトレジストマスク（図示せず）
を除去する。
【００２０】このフォトレジストマスクを形成するため
のリソグラフィー工程時には、ＰＳＧ膜９及びＢＳＧ膜
７が形成された基板表面が平坦であるため、フォトレジ
スト膜厚の変動や反射等に起因した線幅の変動は抑えら
れる。
のリソグラフィー工程時には、ＰＳＧ膜９及びＢＳＧ膜
７が形成された基板表面が平坦であるため、フォトレジ
スト膜厚の変動や反射等に起因した線幅の変動は抑えら
れる。
【００２１】次に、図４Ｇに示すように、選択的にＬＤ
Ｄ用のイオン注入を行う。即ち、一方のｐ型半導体ウエ
ル領域３に対して、ゲート電極構成部１４をマスクにｎ
型不純物１６をイオン注入しセルファラインにてＬＤＤ
領域となるｎ型の低濃度不純物領域１７Ｓ及び１７Ｄを
形成する。また、他方のｎ型半導体ウエル領域４に対し
て、ゲート電極構成部１５をマスクにｐ型不純物１８を
イオン注入し、セルファラインにてＬＤＤ領域となるｐ
型の低濃度不純物領域１９Ｓ及び１９Ｄを形成する。
Ｄ用のイオン注入を行う。即ち、一方のｐ型半導体ウエ
ル領域３に対して、ゲート電極構成部１４をマスクにｎ
型不純物１６をイオン注入しセルファラインにてＬＤＤ
領域となるｎ型の低濃度不純物領域１７Ｓ及び１７Ｄを
形成する。また、他方のｎ型半導体ウエル領域４に対し
て、ゲート電極構成部１５をマスクにｐ型不純物１８を
イオン注入し、セルファラインにてＬＤＤ領域となるｐ
型の低濃度不純物領域１９Ｓ及び１９Ｄを形成する。
【００２２】次に、図４Ｈに示すように、シリコン窒化
膜を例えば膜厚１５０ｎｍ程度堆積した後、異方性エッ
チングによってエッチバックし、ゲート電極構成部１４
及び１５の側壁にシリコン窒化膜の側壁部１０を形成す
る。
膜を例えば膜厚１５０ｎｍ程度堆積した後、異方性エッ
チングによってエッチバックし、ゲート電極構成部１４
及び１５の側壁にシリコン窒化膜の側壁部１０を形成す
る。
【００２３】続いて、選択的にソース、ドレイン用のイ
オン注入を行う。即ち、一方のｐ型半導体ウエル領域３
に対してゲート電極構成部１４及び側壁部１０をマスク
にｎ型不純物２１をイオン注入し、セルファラインにて
ｎ型の高濃度不純物領域２２Ｓ及び２２Ｄを形成する。
また、他方のｎ型半導体ウエル領域４に対して、ゲート
電極構成部１５及び側壁部１０をマスクにｐ型不純物２
３をイオン注入し、セルファラインにｐ型の高濃度不純
物領域２４Ｓ及び２４Ｄを形成する。
オン注入を行う。即ち、一方のｐ型半導体ウエル領域３
に対してゲート電極構成部１４及び側壁部１０をマスク
にｎ型不純物２１をイオン注入し、セルファラインにて
ｎ型の高濃度不純物領域２２Ｓ及び２２Ｄを形成する。
また、他方のｎ型半導体ウエル領域４に対して、ゲート
電極構成部１５及び側壁部１０をマスクにｐ型不純物２
３をイオン注入し、セルファラインにｐ型の高濃度不純
物領域２４Ｓ及び２４Ｄを形成する。
【００２４】ｐ型半導体ウエル領域３において、低濃度
不純物領域１７Ｓと高濃度不純物領域２２ＳでＬＤＤ構
造のｎ型のソース領域２６Ｓが、低濃度不純物領域１７
Ｄと高濃度不純物領域２２ＤでＬＤＤ構造のｎ型のドレ
イン領域２６Ｄが夫々形成される。また、ｎ型半導体ウ
エル領域４において、低濃度不純物領域１９Ｓと高濃度
不純物領域２４ＳでＬＤＤ構造のｐ型のソース領域２７
Ｓが、低濃度不純物領域１９Ｄと高濃度不純物領域２４
ＤでＬＤＤ構造のｐ型のドレイン領域２７Ｄが夫々形成
される。
不純物領域１７Ｓと高濃度不純物領域２２ＳでＬＤＤ構
造のｎ型のソース領域２６Ｓが、低濃度不純物領域１７
Ｄと高濃度不純物領域２２ＤでＬＤＤ構造のｎ型のドレ
イン領域２６Ｄが夫々形成される。また、ｎ型半導体ウ
エル領域４において、低濃度不純物領域１９Ｓと高濃度
不純物領域２４ＳでＬＤＤ構造のｐ型のソース領域２７
Ｓが、低濃度不純物領域１９Ｄと高濃度不純物領域２４
ＤでＬＤＤ構造のｐ型のドレイン領域２７Ｄが夫々形成
される。
【００２５】次いで、例えばＮ2 雰囲気中で９５０℃、
１０秒のランプアニールを行い、イオン注入で形成され
たソース領域２６Ｓ，２７Ｓ、ドレイン領域２６Ｄ，２
７Ｄを活性化処理する。
１０秒のランプアニールを行い、イオン注入で形成され
たソース領域２６Ｓ，２７Ｓ、ドレイン領域２６Ｄ，２
７Ｄを活性化処理する。
【００２６】同時に、このランプアニール（熱処理）に
よって、ゲート電極構成部１４においてＰＳＧ膜９から
の燐が多結晶シリコン膜６に拡散されてｎチャネルＭＯ
Ｓトランジスタの多結晶シリコンによるゲート電極２８
が形成され、ゲート電極構成部１５において、ＢＳＧ膜
７からのホウ素が多結晶シリコン膜６に拡散されてｐチ
ャネルＭＯＳトランジスタの多結晶シリコンによるゲー
ト電極２９が形成される。
よって、ゲート電極構成部１４においてＰＳＧ膜９から
の燐が多結晶シリコン膜６に拡散されてｎチャネルＭＯ
Ｓトランジスタの多結晶シリコンによるゲート電極２８
が形成され、ゲート電極構成部１５において、ＢＳＧ膜
７からのホウ素が多結晶シリコン膜６に拡散されてｐチ
ャネルＭＯＳトランジスタの多結晶シリコンによるゲー
ト電極２９が形成される。
【００２７】次に、図５Ｉに示すように、フォトレジス
ト層１１を例えば厚さ５００ｎｍ程度塗布してからゲー
ト電極構成部１４，１５のＰＳＧ膜９及びＢＳＧ膜７が
露出するまでフォトレジスト層１１をエッチバックす
る。さらに、側壁部１０のシリコン窒化膜に比べてＰＳ
Ｇ膜９及びＢＳＧ膜７のエッチング速度が２０倍程度大
きな条件でエッチングを行い、さらに希フッ酸によりエ
ッチングを行い、夫々のＰＳＧ膜７及びＢＳＧ膜７を選
択的に除去する。希フッ酸によるエッチングの条件は例
えば、水：フッ酸＝１００：５の溶液で６０秒である。
ト層１１を例えば厚さ５００ｎｍ程度塗布してからゲー
ト電極構成部１４，１５のＰＳＧ膜９及びＢＳＧ膜７が
露出するまでフォトレジスト層１１をエッチバックす
る。さらに、側壁部１０のシリコン窒化膜に比べてＰＳ
Ｇ膜９及びＢＳＧ膜７のエッチング速度が２０倍程度大
きな条件でエッチングを行い、さらに希フッ酸によりエ
ッチングを行い、夫々のＰＳＧ膜７及びＢＳＧ膜７を選
択的に除去する。希フッ酸によるエッチングの条件は例
えば、水：フッ酸＝１００：５の溶液で６０秒である。
【００２８】次に、図５Ｊに示すように、フォトレジス
ト層１１を除去した後、高融点金属、例えばコバルトを
膜厚２０ｎｍ程度堆積し、例えば５５０℃、３０秒のラ
ンプアニールを行いソース領域２６Ｓ，２７Ｓ、ドレイ
ン領域２６Ｄ，２７Ｄとゲート電極２８，２９の表面に
夫々コバルトシリサイド膜１２を形成し、その後、未反
応のコバルト膜を硫酸過水により除去する。これによっ
て、ソース領域２６Ｓ，２７Ｓ、ドレイン領域２６Ｄ，
２７Ｄ及びゲート電極２８，２９の表面のみにコバルト
シリサイド膜１２が残る。
ト層１１を除去した後、高融点金属、例えばコバルトを
膜厚２０ｎｍ程度堆積し、例えば５５０℃、３０秒のラ
ンプアニールを行いソース領域２６Ｓ，２７Ｓ、ドレイ
ン領域２６Ｄ，２７Ｄとゲート電極２８，２９の表面に
夫々コバルトシリサイド膜１２を形成し、その後、未反
応のコバルト膜を硫酸過水により除去する。これによっ
て、ソース領域２６Ｓ，２７Ｓ、ドレイン領域２６Ｄ，
２７Ｄ及びゲート電極２８，２９の表面のみにコバルト
シリサイド膜１２が残る。
【００２９】斯くして、ｐ型半導体ウエル領域３にｎ型
のソース領域２６Ｓ及びドレイン領域２６Ｄと、燐ドー
プのゲート電極２８とからなるｎチャネルＭＯＳトラン
ジスタ３１が形成され、ｎ型半導体ウエル領域４にｐ型
のソース領域２７Ｓ及びドレイン領域２７Ｄと、ホウ素
ドープのゲート電極２９とからなるｐチャネルＭＯＳト
ランジスタ３２が形成されて成る相補型ＭＯＳトランジ
スタが得られる。
のソース領域２６Ｓ及びドレイン領域２６Ｄと、燐ドー
プのゲート電極２８とからなるｎチャネルＭＯＳトラン
ジスタ３１が形成され、ｎ型半導体ウエル領域４にｐ型
のソース領域２７Ｓ及びドレイン領域２７Ｄと、ホウ素
ドープのゲート電極２９とからなるｐチャネルＭＯＳト
ランジスタ３２が形成されて成る相補型ＭＯＳトランジ
スタが得られる。
【００３０】これ以後は、通常の方法で層間絶縁膜の堆
積及び配線を行って完成される。
積及び配線を行って完成される。
【００３１】上述の実施例によれば、図２Ｃの工程で、
ゲート電極となる多結晶シリコン膜６上に選択的にホウ
素（Ｂ）の固相拡散源となるＢＳＧ膜７を形成し、図２
Ｄの工程で、ＢＳＧ膜７上を含む全面に燐（Ｐ）の固相
拡散源となるＰＳＧ膜９を形成した後、図３Ｅの工程で
化学機械研磨によりＰＳＧ膜９をＢＳＧ膜７の上面が露
出する位置まで研磨することにより、ＰＳＧ膜９及びＢ
ＳＧ膜７は相互に段差のない状態で同一面上に形成され
る。
ゲート電極となる多結晶シリコン膜６上に選択的にホウ
素（Ｂ）の固相拡散源となるＢＳＧ膜７を形成し、図２
Ｄの工程で、ＢＳＧ膜７上を含む全面に燐（Ｐ）の固相
拡散源となるＰＳＧ膜９を形成した後、図３Ｅの工程で
化学機械研磨によりＰＳＧ膜９をＢＳＧ膜７の上面が露
出する位置まで研磨することにより、ＰＳＧ膜９及びＢ
ＳＧ膜７は相互に段差のない状態で同一面上に形成され
る。
【００３２】従って、次のゲート電極パターンに対応し
たフォトレジストマスクの形成時に、フォトレジスト膜
厚を均一にして形成することができ、且つ露光に際して
も均一に露出され、段差部がある場合のフォトレジスト
膜厚の変動や露光時の反射等に起因したゲートパターン
の線幅の変動を抑えることができる。従って、図３Ｆに
示すように夫々線幅の変動がないゲート電極構成部１
４，１５が得られる。
たフォトレジストマスクの形成時に、フォトレジスト膜
厚を均一にして形成することができ、且つ露光に際して
も均一に露出され、段差部がある場合のフォトレジスト
膜厚の変動や露光時の反射等に起因したゲートパターン
の線幅の変動を抑えることができる。従って、図３Ｆに
示すように夫々線幅の変動がないゲート電極構成部１
４，１５が得られる。
【００３３】また、ゲートポリシリコン上の酸化膜が均
一であるためにＢＳＧ膜７とＰＳＧ膜９のエッチングプ
ロセスマージンが拡大する。さらに、ゲート電極１４，
１５の高さが等しいため、ゲート側壁部１０の幅を均一
に形成できる。そして、固相拡散源となるＢＳＧ膜７及
びＰＳＧ膜９からホウ素及び燐の不純物拡散で多結晶シ
リコン膜６によるゲート電極２８，２９を形成するの
で、その後の例えば層間絶縁膜形成等の熱工程がゲート
電極２８，２９からの不純物、特にｐ型不純物のホウ素
の半導体ウエル領域側への拡散、いわゆる突き抜けを抑
えることができる。従って、製造工程の熱負荷に対する
余裕度を増大させることができる。
一であるためにＢＳＧ膜７とＰＳＧ膜９のエッチングプ
ロセスマージンが拡大する。さらに、ゲート電極１４，
１５の高さが等しいため、ゲート側壁部１０の幅を均一
に形成できる。そして、固相拡散源となるＢＳＧ膜７及
びＰＳＧ膜９からホウ素及び燐の不純物拡散で多結晶シ
リコン膜６によるゲート電極２８，２９を形成するの
で、その後の例えば層間絶縁膜形成等の熱工程がゲート
電極２８，２９からの不純物、特にｐ型不純物のホウ素
の半導体ウエル領域側への拡散、いわゆる突き抜けを抑
えることができる。従って、製造工程の熱負荷に対する
余裕度を増大させることができる。
【００３４】また、ソース領域２６Ｓ，２７Ｓ、ドレイ
ン領域２６Ｄ，２７Ｄ、ゲート電極２８，２９の表面に
コバルトシリサイド膜１２を形成することにより、浅い
接合にも拘らずソース領域２６Ｓ，２７Ｓ、ドレイン領
域２６Ｄ，２７Ｄの低抵抗化が図られ、且つ低抵抗のゲ
ート電極が得られる。従って、ｎチャネルＭＯＳトラン
ジスタ及びｐチャネルＭＯＳトランジスタ共に、ゲート
長の縮小に伴う短チャネル効果を抑制することができる
表面チャネル型とすることが可能となり、信頼性の高い
相補型ＭＯＳトランジスタを製造することができる。
ン領域２６Ｄ，２７Ｄ、ゲート電極２８，２９の表面に
コバルトシリサイド膜１２を形成することにより、浅い
接合にも拘らずソース領域２６Ｓ，２７Ｓ、ドレイン領
域２６Ｄ，２７Ｄの低抵抗化が図られ、且つ低抵抗のゲ
ート電極が得られる。従って、ｎチャネルＭＯＳトラン
ジスタ及びｐチャネルＭＯＳトランジスタ共に、ゲート
長の縮小に伴う短チャネル効果を抑制することができる
表面チャネル型とすることが可能となり、信頼性の高い
相補型ＭＯＳトランジスタを製造することができる。
【００３５】尚、上例では、ＢＳＧ膜７を先に選択的に
形成した後、全面にＰＳＧ膜９を形成したが、逆にＰＳ
Ｇ膜９を先に選択的に形成してから全面にＢＳＧ膜７を
形成し、化学機械研磨でＢＳＧ膜７をＰＳＧ膜９の上面
が露出する位置まで研磨するようにしてもよい。
形成した後、全面にＰＳＧ膜９を形成したが、逆にＰＳ
Ｇ膜９を先に選択的に形成してから全面にＢＳＧ膜７を
形成し、化学機械研磨でＢＳＧ膜７をＰＳＧ膜９の上面
が露出する位置まで研磨するようにしてもよい。
【００３６】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、フォトレジストによるゲートパターン形成時の線
幅変動を抑制しながら、不純物の半導体領域への拡散を
抑えたゲート電極を形成することができ、製造工程の熱
負荷に対する余裕度を増大させることができる。従っ
て、信頼性の高い相補型ＭＯＳトランジスタを有する半
導体装置を製造することができる。
れば、フォトレジストによるゲートパターン形成時の線
幅変動を抑制しながら、不純物の半導体領域への拡散を
抑えたゲート電極を形成することができ、製造工程の熱
負荷に対する余裕度を増大させることができる。従っ
て、信頼性の高い相補型ＭＯＳトランジスタを有する半
導体装置を製造することができる。
【図面の簡単な説明】
【図１】Ａ 本発明に係る半導体装置の製造方法の実施
例を示す製造工程図である。 Ｂ 本発明に係る半導体装置の製造方法の実施例を示す
製造工程図である。
例を示す製造工程図である。 Ｂ 本発明に係る半導体装置の製造方法の実施例を示す
製造工程図である。
【図２】Ｃ 本発明に係る半導体装置の製造方法の実施
例を示す製造工程図である。 Ｄ 本発明に係る半導体装置の製造方法の実施例を示す
製造工程図である。
例を示す製造工程図である。 Ｄ 本発明に係る半導体装置の製造方法の実施例を示す
製造工程図である。
【図３】Ｅ 本発明に係る半導体装置の製造方法の実施
例を示す製造工程図である。 Ｆ 本発明に係る半導体装置の製造方法の実施例を示す
製造工程図である。
例を示す製造工程図である。 Ｆ 本発明に係る半導体装置の製造方法の実施例を示す
製造工程図である。
【図４】Ｇ 本発明に係る半導体装置の製造方法の実施
例を示す製造工程図である。 Ｈ 本発明に係る半導体装置の製造方法の実施例を示す
製造工程図である。
例を示す製造工程図である。 Ｈ 本発明に係る半導体装置の製造方法の実施例を示す
製造工程図である。
【図５】Ｉ 本発明に係る半導体装置の製造方法の実施
例を示す製造工程図である。 Ｊ 本発明に係る半導体装置の製造方法の実施例を示す
製造工程図である。
例を示す製造工程図である。 Ｊ 本発明に係る半導体装置の製造方法の実施例を示す
製造工程図である。
１ シリコン半導体基板、２ 素子分離層、３ ｐ型半
導体ウエル領域、４ｎ型半導体ウエル領域、５ ゲート
絶縁膜、６ 多結晶シリコン膜、７ ＢＳＧ膜、９ Ｐ
ＳＧ膜、１２ コバルトシリサイド膜、１４，１５ ゲ
ート電極構成部、１７Ｓ，１７Ｄ，１９Ｓ，１９Ｄ 低
濃度不純物領域、１０ 側壁、２２Ｓ，２２Ｄ，２４
Ｓ，２４Ｄ 高濃度不純物領域、１６，２１ ｎ型不純
物、１８，２３ ｐ型不純物、２６Ｓ，２９Ｓ ソース
領域、２６Ｄ，２９Ｄ ドレイン領域
導体ウエル領域、４ｎ型半導体ウエル領域、５ ゲート
絶縁膜、６ 多結晶シリコン膜、７ ＢＳＧ膜、９ Ｐ
ＳＧ膜、１２ コバルトシリサイド膜、１４，１５ ゲ
ート電極構成部、１７Ｓ，１７Ｄ，１９Ｓ，１９Ｄ 低
濃度不純物領域、１０ 側壁、２２Ｓ，２２Ｄ，２４
Ｓ，２４Ｄ 高濃度不純物領域、１６，２１ ｎ型不純
物、１８，２３ ｐ型不純物、２６Ｓ，２９Ｓ ソース
領域、２６Ｄ，２９Ｄ ドレイン領域
Claims (2)
- 【請求項１】 相補型ＭＯＳトランジスタを有する半導
体装置の製造方法において、 半導体基体の一主面上にゲート絶縁膜を介してゲート電
極となる多結晶半導体膜を形成する工程と、 前記多結晶半導体膜の第１チャネルＭＯＳトランジスタ
形成領域に対応する部分上に、選択的に第１導電型不純
物を含む第１の固相拡散源を形成する工程と、 前記第１の固相拡散源上及び前記多結晶半導体膜の第２
チャネルＭＯＳトランジスタ形成領域に対応する部分上
を含む全面に第２導電型不純物を含む第２の固相拡散源
を形成する工程と、 化学機械研磨法により、前記第２の固相拡散源を前記第
１の固相拡散源が露出する位置まで研磨する工程と、 前記第１の固相拡散源及び前記第２の固相拡散源と共
に、前記多結晶半導体膜をゲート電極パターンにパター
ニングする工程を有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記第１又は第２の固相拡散源のいずれ
か一方には、ホウ素を添加したシリコン酸化膜を用い、 前記第１又は第２の固相拡散源のいずれか他方には、燐
を添加したシリコン酸化膜を用いることを特徴とする請
求項１に記載した半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009642A JPH10209293A (ja) | 1997-01-22 | 1997-01-22 | 半導体装置の製造方法 |
| US09/009,879 US6066563A (en) | 1997-01-22 | 1998-01-21 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009642A JPH10209293A (ja) | 1997-01-22 | 1997-01-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209293A true JPH10209293A (ja) | 1998-08-07 |
Family
ID=11725884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9009642A Pending JPH10209293A (ja) | 1997-01-22 | 1997-01-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6066563A (ja) |
| JP (1) | JPH10209293A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379510B1 (ko) * | 2000-07-29 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| KR100678009B1 (ko) * | 2002-09-09 | 2007-02-01 | 동부일렉트로닉스 주식회사 | 트랜지스터의 게이트 형성 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US7615829B2 (en) * | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
| US6946371B2 (en) | 2002-06-10 | 2005-09-20 | Amberwave Systems Corporation | Methods of fabricating semiconductor structures having epitaxially grown source and drain elements |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| KR100739246B1 (ko) * | 2005-04-11 | 2007-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 소스/드레인영역 형성방법 |
| JP4362785B2 (ja) * | 2006-09-28 | 2009-11-11 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| CN108346574B (zh) * | 2017-01-25 | 2021-08-10 | 联华电子股份有限公司 | 制作具有钴硅化物层的半导体元件的方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4555842A (en) * | 1984-03-19 | 1985-12-03 | At&T Bell Laboratories | Method of fabricating VLSI CMOS devices having complementary threshold voltages |
| US4786611A (en) * | 1987-10-19 | 1988-11-22 | Motorola, Inc. | Adjusting threshold voltages by diffusion through refractory metal silicides |
| US5116778A (en) * | 1990-02-05 | 1992-05-26 | Advanced Micro Devices, Inc. | Dopant sources for cmos device |
| JPH04150017A (ja) * | 1990-10-12 | 1992-05-22 | Toshiba Corp | 半導体装置の製造方法 |
| JP2925312B2 (ja) * | 1990-11-30 | 1999-07-28 | 株式会社東芝 | 半導体基板の製造方法 |
| US5637525A (en) * | 1995-10-20 | 1997-06-10 | Micron Technology, Inc. | Method of forming a CMOS circuitry |
| KR100211540B1 (ko) * | 1996-05-22 | 1999-08-02 | 김영환 | 반도체소자의 층간절연막 형성방법 |
| US5897364A (en) * | 1996-06-24 | 1999-04-27 | Chartered Semiconductor Manufacturing, Ltd. | Method of forming N- and P-channel transistors with shallow junctions |
| US5780330A (en) * | 1996-06-28 | 1998-07-14 | Integrated Device Technology, Inc. | Selective diffusion process for forming both n-type and p-type gates with a single masking step |
| US5770490A (en) * | 1996-08-29 | 1998-06-23 | International Business Machines Corporation | Method for producing dual work function CMOS device |
| TW342532B (en) * | 1996-10-11 | 1998-10-11 | United Microelectronics Corp | Process for producing dual-gate CMOS component by compensating implantation |
-
1997
- 1997-01-22 JP JP9009642A patent/JPH10209293A/ja active Pending
-
1998
- 1998-01-21 US US09/009,879 patent/US6066563A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379510B1 (ko) * | 2000-07-29 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| KR100678009B1 (ko) * | 2002-09-09 | 2007-02-01 | 동부일렉트로닉스 주식회사 | 트랜지스터의 게이트 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6066563A (en) | 2000-05-23 |
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