JP2657028B2 - Electric circuit diagram display device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、相互に接続される素子
等を組み合わせてブロック化し、階層的に表現される電
気回路図を表示する電気回路図表示装置に係り、特に、
異なる前記ブロックの電気回路間の接続関係をより理解
し易い形態で表示し、電気回路設計作業能率などを向上
させることができる電気回路図表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electric circuit diagram display device which displays electric circuit diagrams expressed hierarchically by combining elements connected to each other into blocks.
The present invention relates to an electric circuit diagram display device capable of displaying connection relations between electric circuits of different blocks in a form that is easier to understand and improving electric circuit design work efficiency and the like.

【０００２】[0002]

【従来の技術】ＬＳＩ（large scale integrated circu
it）に組み込む論理回路や種々の制御回路など様々な電
気回路の設計において、近年、非常に幅広くＣＡＤ（co
mputeraided design ）装置を用いて回路図設計が行わ
れている。又、前記ＬＳＩに組み込む論理回路など、比
較的大規模な電気回路図のＣＡＤ装置を用いた設計にお
いては、従来から、電気回路図を階層的に表現するよう
にしている。又、このようなＬＳＩに組み込む論理回路
のＣＡＤに関する様々な技術が開示されている。2. Description of the Related Art LSI (large scale integrated circu)
In recent years, in the design of various electric circuits such as logic circuits and various control circuits incorporated in it), CAD (co
Circuit design is performed using an mputeraided design) device. Further, in the design using a CAD device for a relatively large-scale electric circuit diagram such as a logic circuit incorporated in the LSI, the electric circuit diagram has conventionally been expressed hierarchically. Also, various techniques relating to CAD of a logic circuit incorporated in such an LSI have been disclosed.

【０００３】例えば、特開昭６３−３６３７６では、Ｌ
ＳＩのＣＡＤ装置などの階層構造の複数レベルの表示デ
ータを有するデータ処理装置のデータ表示方法に関する
技術が開示されている。該特開昭６３−３６３７６で
は、まず、階層構造の概略構造を記述した上位レベルか
ら、詳細構造を記載した下位レベルまでの複数レベルの
表示データを構成しておく。この後、上記表示データを
表示する表示画面上の表示領域を、所定の入力手段にて
指定する。又、上記表示画面上の指定された表示領域の
大きさに応じて適合したレベルの表示データを、所定の
データ選択手段により選択する。上記選択されたレベル
の表示データは、上記表示画面上の指定された表示領域
に表示されるというものである。該特開昭６３−３６３
７６で開示されている技術によれば、階層構造の特定レ
ベルの表示データを、表示領域の大きさを変えて処理効
率良く、且つより見易く表示することができる。For example, in JP-A-63-36376, L
A technology related to a data display method of a data processing device having a plurality of levels of display data of a hierarchical structure, such as a SI CAD device, is disclosed. In JP-A-63-36376, display data of a plurality of levels from an upper level describing a schematic structure of a hierarchical structure to a lower level describing a detailed structure is constructed. Thereafter, a display area on the display screen for displaying the display data is designated by a predetermined input means. Also, display data of a level suitable according to the size of the designated display area on the display screen is selected by a predetermined data selection means. The display data of the selected level is displayed in a designated display area on the display screen. JP-A-63-363
According to the technology disclosed in No. 76, display data of a specific level of a hierarchical structure can be displayed with good processing efficiency and easy to see by changing the size of the display area.

【０００４】又、特開平１−２３７８８０では、図面編
集用のコマンドを入力する文字入力手段と、座標入力手
段と、論理回路図の情報を記憶しておく記憶部と、入力
された情報を表示するための画面表示部と、入力された
情報をＣＡＤ用データに変換するＣＡＤ用データ出力部
とを備えた論理回路図入力装置に関する技術が開示され
ている。該特開平１−２３７８８０では、このような論
理回路図入力装置において、シンボルの形状と名称に関
する情報と、図面におけるシンボルの位置とシンボルの
名称に関する情報とを別々に記憶することにより、シン
ボルの入力後にそのシンボルを修正するときは、１回の
シンボルの修正入力で所望の数のシンボルを修正可能に
している。Japanese Patent Application Laid-Open No. 1-237880 discloses a character input unit for inputting a command for editing a drawing, a coordinate input unit, a storage unit for storing information of a logic circuit diagram, and displaying the input information. There is disclosed a technology relating to a logic circuit diagram input device including a screen display unit for performing the above operation and a CAD data output unit for converting input information into CAD data. Japanese Patent Application Laid-Open No. Hei 1-237880 discloses a logic circuit diagram input device in which information on the shape and name of a symbol and information on the position of the symbol and the name of the symbol in the drawing are stored separately, so that the input of the symbol can be performed. When the symbol is later corrected, a desired number of symbols can be corrected by one symbol correction input.

【０００５】又、特開平２−２５９８０では、ＣＡＤ装
置の特に回路図エディタに関する技術が開示されてい
る。該特開平２−２５９８０では、まず、回路情報から
下位回路の外部入出力端子に関する名称、入出力属性な
どのデータを収集し、入出力属性に対応して左右に区分
した端子数に応じて階層シンボルの形状を決定すると共
に、各外部端子名に対応するピン名を昇順にソートし
て、該シンボル上に配置することによって該下位回路を
示す階層シンボルを作成する階層シンボル自動作成処理
手段を備える。又、該作成された階層シンボル又は既に
作成された回路における階層シンボルを、外部入力に応
じて修正するシンボル編集処理手段を備える。これら階
層シンボル自動作成処理手段とシンボル編集処理手段と
を備えることにより、該特開平２−２５９８０では、下
位回路を入力し、又は修正した際に自動的に階層シンボ
ルを作成することによって、階層シンボル作成の煩わし
さと入力ミスとをなくし、又、既に作成された回路を修
正した場合にも、階層シンボルへのフィードバックが自
動的に行われるようにしている。Japanese Patent Laid-Open No. 25980/1990 discloses a technique relating to a CAD apparatus, particularly a circuit diagram editor. In JP-A-2-25980, first, data such as names and external input / output attributes of external input / output terminals of a lower circuit is collected from circuit information, and hierarchical data is collected according to the number of terminals divided into left and right in accordance with the input / output attributes. A hierarchical symbol automatic creation processing means for determining the shape of the symbol, sorting the pin names corresponding to the respective external terminal names in ascending order, and arranging them on the symbol to create a hierarchical symbol indicating the lower circuit; . The apparatus further includes a symbol editing processing unit that corrects the created hierarchical symbol or the hierarchical symbol in an already created circuit according to an external input. By providing these hierarchical symbol automatic creation processing means and symbol editing processing means, Japanese Patent Laid-Open No. 25980/1990 automatically creates a hierarchical symbol when a lower circuit is input or corrected, thereby providing a hierarchical symbol. Eliminating the inconvenience of creation and input mistakes, and automatically correcting the already created circuit, the feedback to the hierarchical symbol is automatically performed.

【０００６】又、特開平３−２４２７６６では、論理回
路図を入力する入力システムにおいて、ブロックシンボ
ルを作成するブロックシンボル作成部と、この作成され
た複数のブロックシンボル間の接続回路図を作成するブ
ロックシンボル間接続回路図作成部とを備える。又、こ
の作成されたブロックシンボル間接続回路図から、ブロ
ックシンボルを選択するブロックシンボル選択部と、上
記選択されたブロックシンボル内の回路図を作成する条
件を設定するブロックシンボル内回路図作成条件設定部
と、上記選択されたブロックシンボルのシンボル情報と
ピン情報を抽出するシンボル・ピン情報抽出部を備え
る。又、上記ブロックシンボル内回路図作成条件と、シ
ンボル情報からブロックシンボルを拡大配置し、又ピン
情報をその拡大配置したブロックシンボルに配置するブ
ロックシンボル拡大配置・ピン情報配置処理部と、この
ブロックシンボル拡大配置・ピン情報配置処理部によっ
て、ブロックシンボルとピン情報を配置したブロックシ
ンボル内回路図を作成するブロックシンボル内回路図作
成部とを備える。この特開平３−２４２７６６のこのよ
うな構成によれば、ブロックシンボル内回路図を効率良
く作成できると共に、ブロックシンボルとそのブロック
シンボル内回路図との対応ミスを無くすために、ブロッ
クシンボルのピン情報に対応したピンをブロックシンボ
ル内回路図へ自動配置することができる。Japanese Patent Application Laid-Open No. 3-242766 discloses an input system for inputting a logic circuit diagram, a block symbol creation section for creating a block symbol, and a block for creating a connection circuit diagram between the created plurality of block symbols. An inter-symbol connection circuit diagram creation unit. Also, a block symbol selection unit for selecting a block symbol from the created block symbol connection circuit diagram, and a block symbol circuit diagram creation condition setting for setting conditions for creating a circuit diagram in the selected block symbol. And a symbol / pin information extracting unit for extracting symbol information and pin information of the selected block symbol. A block symbol expansion arrangement / pin information arrangement processing unit for enlarging and arranging the block symbol based on the circuit diagram creation conditions in the block symbol and the symbol information, and arranging the pin information in the enlarged and arranged block symbol; A block symbol in-symbol circuit diagram creator for creating a block symbol in-symbol circuit diagram in which block symbols and pin information are arranged by an enlarged arrangement / pin information arrangement processing unit. According to such a configuration of Japanese Patent Application Laid-Open No. 3-242766, a circuit diagram in a block symbol can be efficiently created, and pin information of a block symbol is eliminated in order to eliminate a correspondence error between the block symbol and the circuit diagram in the block symbol. Can be automatically arranged on the circuit diagram in the block symbol.

【０００７】以下、従来の階層的に表現される電気回路
の設計作業を、具体例を用いて説明する。Hereinafter, a conventional design work of an electric circuit expressed hierarchically will be described with reference to a specific example.

【０００８】図６は、階層的に表現される電気回路図の
各階層の関係を示す線図である。FIG. 6 is a diagram showing the relationship between the respective layers of the electric circuit diagram expressed hierarchically.

【０００９】この図６において、階層ブロックＳ０は、
あるユーザ電気回路図全体を示す。該階層ブロックＳ０
は、階層ブロックＳ１と階層ブロックＳ２とを有する。
又、前記階層ブロックＳ１は、更に、階層ブロックＳ１
１及び階層ブロックＳ１２を有する。又、前記階層ブロ
ックＳ２は、階層ブロックＳ２１及び階層ブロック２２
を有する。又、前記階層ブロックＳ１１は、階層ブロッ
クＳ１１１及び階層ブロックＳ１１２を有する。このよ
うに、相互に接続される素子等を組み合わせてブロック
化し、順次階層的に電気回路図が表現されている。In FIG. 6, a hierarchical block S0 is
1 shows an entire user circuit diagram. The hierarchical block S0
Has a hierarchical block S1 and a hierarchical block S2.
The hierarchical block S1 further includes a hierarchical block S1.
1 and a hierarchical block S12. The hierarchical block S2 includes a hierarchical block S21 and a hierarchical block 22.
Having. The hierarchical block S11 has a hierarchical block S111 and a hierarchical block S112. In this manner, the elements and the like connected to each other are combined to form a block, and the electric circuit diagram is sequentially and hierarchically expressed.

【００１０】図７は、従来の、階層的に表現される電気
回路図の第１の表示例である。FIG. 7 is a first display example of a conventional electric circuit diagram expressed hierarchically.

【００１１】この図７においては、ＣＡＤ装置などに用
いられる、階層的に表現されている電気回路図を表示す
る電気回路図表示装置において、その表示例が示されて
いる。この図７において、ウィンドウ３０には、前記図
６において階層構造が示されたある論理回路全体（前記
階層ブロックＳ０）が表示されている。前記階層ブロッ
クＳ０は、前記階層ブロックＳ１と、前記階層ブロック
Ｓ２と、更に、論理ゲートＧ１、Ｇ３、Ｇ４にて構成さ
れている。FIG. 7 shows a display example of an electric circuit diagram display device for displaying a hierarchically expressed electric circuit diagram used in a CAD device or the like. In FIG. 7, a window 30 displays the entire logic circuit (the hierarchical block S0) having the hierarchical structure shown in FIG. The hierarchical block S0 includes the hierarchical block S1, the hierarchical block S2, and logic gates G1, G3, and G4.

【００１２】図８は、従来の階層的に表現される電気回
路図の第２の表示例を示す線図である。FIG. 8 is a diagram showing a second display example of a conventional electric circuit diagram expressed hierarchically.

【００１３】この図８においては、前記図６及び前記図
７において示される前述の階層ブロックＳ２の内容が表
示されている。この図８に示されるように、前記階層ブ
ロックＳ２は、前記階層ブロックＳ２１と、前記階層ブ
ロックＳ２２と、論理ゲートＧ６とにより構成されてい
る。FIG. 8 shows the contents of the above-described hierarchical block S2 shown in FIGS. 6 and 7. As shown in FIG. 8, the hierarchical block S2 includes the hierarchical block S21, the hierarchical block S22, and a logic gate G6.

【００１４】図９は、従来の階層的に表現される電気回
路図を表示する電気回路図表示装置を有するＣＡＤ装置
における設計作業手順を示すフローチャートである。FIG. 9 is a flowchart showing a design procedure in a conventional CAD apparatus having an electric circuit diagram display device for displaying electric circuit diagrams expressed in a hierarchical manner.

【００１５】この図９のフローチャートにおいて、まず
ステップ１３０では、ある階層の回路設計を行う。該階
層の設計は、これより上位の階層で用いられるブロック
のスケマティックとなる。続いてステップ１３２では、
前記ステップ１３０での設計結果をブロック化し、シン
ボルを生成する。In the flowchart of FIG. 9, first, in step 130, a circuit of a certain hierarchy is designed. The design of the hierarchy is a schematic of the blocks used in the higher hierarchy. Subsequently, at step 132,
The design result in step 130 is divided into blocks to generate symbols.

【００１６】次にステップ１３４では、前記ステップ１
３０で設計した階層より１つ上位の階層の回路設計を行
う。該ステップ１３４での上位階層設計にあたっては、
まず、電気回路図表示装置の階層間の移動を行う。この
後、移動先の上位階層での設計を行う。次にステップ１
３６では、主として前記ステップ１３０及び前記ステッ
プ１３４で行った設計結果の検証を行う。続くステップ
１４０に示されるように、該検証結果に従って、誤りが
あれば次にステップ１４２へと進み、誤りがなければ全
ての設計作業を終了する。Next, in step 134, step 1
The circuit design of the hierarchy one level higher than the hierarchy designed in 30 is performed. In designing the upper layer in step 134,
First, the electric circuit diagram display device is moved between layers. After that, design is performed on the upper layer of the destination. Then step 1
At 36, the verification of the design results performed in steps 130 and 134 is mainly performed. As shown in the subsequent step 140, according to the verification result, if there is an error, the process proceeds to step 142, and if there is no error, all the design work ends.

【００１７】前記ステップ１４０で誤り有りとされた場
合、ステップ１４２では、再び１つ下位の階層へと階層
間の移動を行う。次にステップ１４４では、前記ステッ
プ１４２の階層間の移動の後、移動先の階層について設
計修正を行う。ステップ１４６では、前記ステップ１４
４での修正結果に基づいて、この階層の１つ上位の階層
で用いられるシンボルの生成を行う。If it is determined in step 140 that there is an error, in step 142, movement between layers is performed again to the next lower layer. Next, in step 144, after the movement between the layers in step 142, the design of the destination layer is modified. In step 146, step 14
Based on the correction result in step 4, a symbol used in a layer one level higher than this layer is generated.

【００１８】このように、相互に接続される素子等を組
み合わせてブロック化し、階層的に表現することによ
り、例えば回路設計を系統的に能率良く行うことができ
る。As described above, by combining the elements and the like connected to each other into blocks and expressing the blocks hierarchically, for example, circuit design can be systematically and efficiently performed.

【００１９】[0019]

【発明が達成しようとする課題】しかしながら、前述の
ような従来の電気回路図表示装置において、階層的に表
現される異なるブロックの電気回路間の接続関係を理解
することが困難であった。例えば、前記図７において、
前記階層ブロックＳ０の表示中には前記階層ブロックＳ
１の内容や、前記階層ブロックＳ２の内容は表示され
ず、これら内容の回路の、周囲の他の論理ゲートや階層
ブロックとの接続関係が理解し難かった。例えば、この
図７において、前記ゲートＧ１の出力先が、前記階層ブ
ロックＳ１のどの素子に出力されるか不明であった。However, in the above-described conventional electric circuit diagram display device, it is difficult to understand the connection relation between electric circuits of different blocks expressed hierarchically. For example, in FIG.
While the hierarchical block S0 is being displayed, the hierarchical block S
No. 1 and the contents of the hierarchical block S2 are not displayed, and it is difficult to understand the connection relationship between the circuit having these contents and other surrounding logic gates and hierarchical blocks. For example, in FIG. 7, it is unclear to which element of the hierarchical block S1 the output destination of the gate G1 is output.

【００２０】このため、前記図９のフローチャートを用
いて説明したように、例えば前記ステップ１３２から前
記ステップ１３４へ進むときや、前記ステップ１４２な
どにおいて、回路設計中に階層間の移動を行わなければ
ならなかった。従って、特に下位階層修正などを行うと
きには、設計作業が煩雑となってしまっていた。For this reason, as described with reference to the flowchart of FIG. 9, when the process proceeds from the step 132 to the step 134, or in the step 142, etc., it is necessary to move between layers during circuit design. did not become. Therefore, the design work has become complicated, especially when correcting the lower hierarchy.

【００２１】なお、前記特開昭６３−３６３７６で開示
されている技術は、特定レベル階層を見易く表示する点
では類似しているが、対象が設計中の回路の全体回路図
等に限定されたもので、具体的構造や着目点等は全く異
なる。The technique disclosed in Japanese Patent Application Laid-Open No. 63-36376 is similar in that a specific level hierarchy is displayed in an easily viewable manner, but the target is limited to the entire circuit diagram of the circuit under design. However, the specific structure and points of interest are completely different.

【００２２】本発明は、前記従来の問題点を解決するべ
く成されたもので、異なるブロックの電気回路間の接続
関係をより理解し易い形態で表示し、電気回路設計作業
能率などを向上させることができる電気回路図表示装置
を提供することを目的とする。The present invention has been made in order to solve the above-mentioned conventional problems, and displays connection relations between electric circuits of different blocks in a form that can be easily understood, thereby improving electric circuit design work efficiency and the like. It is an object of the present invention to provide an electric circuit diagram display device capable of performing the above.

【００２３】[0023]

【課題を達成するための手段】本発明は、相互に接続さ
れる素子等を組み合わせてブロック化し、階層的に表現
される電気回路図を表示する電気回路図表示装置におい
て、前記電気回路図を、所定表示画面のウィンドウに所
望の倍率で表示可能な表示制御部と、少なくとも前記表
示画面に表示される前記ブロック毎に、それぞれのブロ
ックのシンボルサイズＳＳと、前記表示画面のウィンド
ウサイズＳＷとの比率Ｒを算出する比率算出部と、該比
率Ｒの大小に従って、該当ブロックの前記表示制御部に
よる表示を、シンボルの表示にするか、あるいは、スケ
マティックの表示にするか決定するブロック表示判定部
とを備えたことにより、前記課題を達成したものであ
る。According to the present invention, there is provided an electric circuit diagram display device for displaying an electric circuit diagram expressed hierarchically by combining elements connected to each other into blocks and displaying the electric circuit diagram. A display control unit capable of displaying a desired magnification on a window of a predetermined display screen, at least for each block displayed on the display screen, a symbol size SS of each block, and a window size SW of the display screen. A ratio calculation unit that calculates a ratio R, and a block display determination unit that determines whether the display of the corresponding block by the display control unit is a symbol display or a schematic display according to the magnitude of the ratio R. Thus, the above object has been achieved.

【００２４】又、前記電気回路図表示装置において、更
に、前記ブロックの少なくとも回路内容を、最上階層の
回路情報の部分情報として記憶する記憶手段を備えてい
ることにより、前記課題を達成すると共に、ブロック化
されたもののシンボルの生成や修正の作業を低減したも
のである。[0024] In addition, in the electric circuit diagram display device, the above object is achieved by further comprising a storage means for storing at least the circuit contents of the block as partial information of the circuit information of the uppermost layer. In this case, the work of generating and correcting symbols of the blocks is reduced.

【００２５】[0025]

【作用】前述のように、電気回路の階層化は種々の利点
を有しており、特に、大規模な電気回路の設計を行う際
の能率も向上させることができる。本発明は、このよう
な特徴を有する階層化を行いながら設計する際の、作業
内容を検討して成されたものである。即ち、本発明は、
階層的に表現される電気回路図を表示する際、単に同一
階層のもののみを表示するのではなく、表示する解像度
の範囲内で、より下層の回路をも表示することが、設計
者などの回路の理解を促進できる点に着目して成された
ものである。As described above, the hierarchization of electric circuits has various advantages, and in particular, the efficiency in designing a large-scale electric circuit can be improved. The present invention has been made by examining the contents of work when designing while performing layering having such characteristics. That is, the present invention
When displaying an electrical circuit diagram expressed hierarchically, it is necessary for designers and others to display not only circuits in the same layer but also circuits in lower layers within the range of display resolution. The focus was on making it easier to understand the circuit.

【００２６】図１は、本発明の要旨を示すブロック図で
ある。FIG. 1 is a block diagram showing the gist of the present invention.

【００２７】この図１において、特に本発明の主要部
は、表示制御部２４と、比率算出部２０と、ブロック表
示判定部２２である。又、必要に応じて、回路図データ
１０を記憶する手段と、ウィンドウサイズデータ１２を
記憶する手段と、表示倍率入力部１４とを備える。In FIG. 1, the main parts of the present invention are a display control unit 24, a ratio calculation unit 20, and a block display determination unit 22. Further, as required, the apparatus further includes a unit for storing circuit diagram data 10, a unit for storing window size data 12, and a display magnification input unit 14.

【００２８】前記回路図データ１０は、本発明はこれを
限定するものではないが、例えば、ユーザ回路データ
や、ブロックスケマティックデータなどである。前記ユ
ーザ回路データは、例えば、設計者が設計中の電気回路
や論理回路などのデータである。前記ブロックスケマテ
ィックデータは、相互に接続される素子等を組み合わせ
てブロック化され、シンボルとされたものの具体的な内
容を示すデータである。該ブロックスケマティックデー
タは、例えばそのブロックの作図に用いるシンボルに関
するデータも有しており、少なくとも、該シンボルの外
形に関するデータを備えている。The circuit diagram data 10 is, for example, user circuit data or block schematic data, although the present invention is not limited thereto. The user circuit data is, for example, data of an electric circuit or a logic circuit being designed by a designer. The block schematic data is data that indicates the specific contents of a symbol that has been formed into a block by combining elements and the like that are connected to each other. The block schematic data also includes, for example, data relating to a symbol used for drawing the block, and includes at least data relating to the outer shape of the symbol.

【００２９】前記ウィンドウサイズデータ１２は、前記
表示制御部２４にて表示を行う画面の表示エリア（以
降、ウィンドウと称する）の大きさのデータ、即ちウィ
ンドウサイズＳＷである。該ウィンドウサイズデータ１
２の値は、固定値であってもよい。あるいは後述する実
施例の如く、例えば、マルチウィンドウシステムなど、
前記表示エリアの大きさが随時変化する場合には、該ウ
ィンドウサイズＳＷはこれに従って設定される。The window size data 12 is data of a size of a display area (hereinafter, referred to as a window) of a screen displayed by the display control unit 24, that is, a window size SW. The window size data 1
The value of 2 may be a fixed value. Alternatively, as in an embodiment described later, for example, a multi-window system,
If the size of the display area changes as needed, the window size SW is set accordingly.

【００３０】前記表示倍率入力部１４は、前記ウィンド
ウに表示する回路図の表示倍率を入力する手段である。
当該電気回路図表示装置の利用者が設定された表示倍率
は、例えば、所定の記憶手段で保持されるようにしても
よい。The display magnification input section 14 is means for inputting a display magnification of a circuit diagram displayed on the window.
The display magnification set by the user of the electric circuit diagram display device may be stored in a predetermined storage unit, for example.

【００３１】前記比率算出部２０は、まず、前記シンボ
ル外形に関するデータと、前記表示貴倍率とに従って、
前記ウィンドウ上に表示されるブロックのシンボルの大
きさ（以降、シンボルサイズＳＳと称する）、即ちウィ
ンドウに表示されるシンボルの見掛け上の大きさを求め
る。次に、該比率算出部２０は、求められた前記シンボ
ルサイズＳＳと前記ウィンドウサイズＳＷとの比率Ｒを
算出する。該比率Ｒは、例えば、前記シンボルサイズＳ
Ｓと前記ウィンドウサイズＳＷとの比率（＝ＳＳ／Ｓ
Ｗ）である。First, the ratio calculating section 20 calculates the symbol outer shape in accordance with the data relating to the symbol outline and the display prevailing magnification.
The size of the symbol of the block displayed on the window (hereinafter, referred to as symbol size SS), that is, the apparent size of the symbol displayed on the window is obtained. Next, the ratio calculation unit 20 calculates a ratio R between the obtained symbol size SS and the window size SW. The ratio R is, for example, the symbol size S
S and the ratio of the window size SW (= SS / S
W).

【００３２】前記ブロック表示判定部２２は、前記比率
算出部２０で求められた前記比率Ｒの大小に従って、該
当ブロックの前記表示制御部２４による表示を、シンボ
ルの表示にするか、あるいは、スケマティックの表示に
するか決定する。これは、前記ウィンドウに表示される
前記ブロックのシンボルの見掛け上の大きさが大きけれ
ば、単なるシンボルの表示とはせず、より具体的なスケ
マティックの表示とするというものである。一方、前記
ウィンドウにおける前記ブロックのシンボルの見掛け上
の大きさが小さければ、該ブロックの単なるシンボルの
表示、例えば該ブロックを表わす矩形の単純な表示にす
るというものである。該ブロック表示判定部２２のこの
ような判定を本発明は限定するものではなく、該判定
は、例えば前記比率Ｒと所定の定数とを比較するもので
あってもよい。あるいは、該判定は、前記比率Ｒと各ブ
ロックのシンボル毎に定められた定数とを比較するもの
であってもよい。The block display determining unit 22 changes the display of the corresponding block by the display control unit 24 into a symbol display or a schematic display according to the magnitude of the ratio R obtained by the ratio calculating unit 20. Decide whether to display. That is, if the apparent size of the symbol of the block displayed in the window is large, the symbol is not simply displayed, but a more specific schematic display is performed. On the other hand, if the apparent size of the symbol of the block in the window is small, a simple symbol display of the block, for example, a simple display of a rectangle representing the block is performed. The present invention does not limit such a determination by the block display determination unit 22. The determination may be, for example, a comparison between the ratio R and a predetermined constant. Alternatively, the determination may be to compare the ratio R with a constant determined for each symbol of each block.

【００３３】前記表示制御部２４は、前記回路図データ
１０から所望の電気回路図、例えばユーザの設計中の論
理回路の例えば一部を所定の表示画面のウィンドウに所
望の倍率で表示可能なものである。該表示制御部２４
は、例えば、ＣＲＴ（cathoderay tube）やＣＲＴコン
トローラや該ＣＲＴコントローラを制御するプログラム
などによる。又、該表示制御部２４による電気回路図の
表示の際、相互に接続される素子等を組み合わせてブロ
ック化されたものの表示は、これを単なるシンボルの表
示にするか、あるいは、スケマティックの表示にするか
は、前記ブロック表示判定部２２の決定に従う。The display control unit 24 can display a desired electric circuit diagram from the circuit diagram data 10, for example, a part of a logic circuit being designed by a user on a window of a predetermined display screen at a desired magnification. It is. The display control unit 24
Is based on, for example, a CRT (cathoderay tube), a CRT controller, and a program for controlling the CRT controller. When displaying the electric circuit diagram by the display control unit 24, the display of a block formed by combining elements and the like which are connected to each other may be a simple symbol display or a schematic display. The determination is made according to the determination of the block display determination unit 22.

【００３４】以上説明した通り、本発明によれば、ＣＲ
Ｔなどの電気回路図を表示する手段の解像度などの条件
の範囲で、より下層のスケマティックの表示をも行うこ
とができ、異なるブロックの電気回路間の接続関係をよ
り容易に理解することができる形態で表示することがで
きる。これにより、電気回路設計作業などの能率を向上
させることができる。As described above, according to the present invention, CR
The lower layer schematic can be displayed within a range of conditions such as the resolution of a means for displaying an electric circuit diagram such as T, and the connection relation between electric circuits of different blocks can be more easily understood. It can be displayed in form. As a result, the efficiency of the electric circuit design work and the like can be improved.

【００３５】[0035]

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings.

【００３６】図２は、本発明が適用された実施例におけ
るウィンドウサイズとシンボルサイズとを示す線図であ
る。FIG. 2 is a diagram showing a window size and a symbol size in the embodiment to which the present invention is applied.

【００３７】この図２において、ウィンドウ３０は、例
えば前記図６に示されるような階層構造の論理回路図を
表示する表示エリアである。本実施例では、該表示エリ
アはマルチウィンドウにて実現され、その大きさは可変
である。該ウィンドウ３０の大きさ、即ち前記ウィンド
ウサイズＳＷは、（Ｘ，Ｙ）となっている。又、この図
２において、シンボル４０は、前記ウィンドウ３０に表
示される、相互に接続される素子等を組み合わせてブロ
ック化された階層ブロックのシンボルである。該シンボ
ル４０の大きさは、（x ，y ）となっている。In FIG. 2, a window 30 is a display area for displaying a logical circuit diagram having a hierarchical structure as shown in FIG. 6, for example. In this embodiment, the display area is realized by a multi-window, and its size is variable. The size of the window 30, that is, the window size SW is (X, Y). In FIG. 2, a symbol 40 is a symbol of a hierarchical block displayed in the window 30 and formed by combining elements connected to each other. The size of the symbol 40 is (x, y).

【００３８】本実施例の構成は、前記図１で示した構成
と同一となっている。又、前記比率算出部２０は、次式
に示されるような比率Ｒx 及び比率Ｒy を算出する。The configuration of this embodiment is the same as the configuration shown in FIG. Further, the ratio calculator 20 calculates the ratio Rx and the ratio Ry as shown in the following equations.

【００３９】Ｒx ＝x ／Ｘ …（１a ） Ｒy ＝y ／Ｙ …（１b ）Rx = x / X (1a) Ry = y / Y (1b)

【００４０】又、本実施例における前記ブロック表示判
定部２２においては、次式に示されるような判定が行わ
れる。Further, the block display determination section 22 in this embodiment makes a determination as shown in the following equation.

【００４１】 （Ｒx ≧０．１）且つ（Ｒy ≧０．１） …（２）(Rx ≧ 0.1) and (Ry ≧ 0.1) (2)

【００４２】即ち、上記（２）式が成立する場合には、
本実施例の前記ブロック表示判定部２２においては、該
当ブロックの表示を単なるシンボル表示とせず、より詳
しいスケマティックの表示を行うと決定する。又、上記
（２）式が成立しない場合、該当ブロックの表示は、単
なるシンボルの表示となる。即ち、前記（２）式が不成
立の場合、該当するブロックの表示は黒く塗り潰された
矩形の表示（後述する図３及び図４では斜線で示す矩
形）となる。That is, when the above equation (2) is satisfied,
In the block display determination unit 22 of the present embodiment, it is determined that the display of the block is not a simple symbol display but a more detailed schematic display is performed. If the above equation (2) does not hold, the display of the corresponding block is a simple symbol display. That is, when the equation (2) is not satisfied, the display of the corresponding block is a display of a rectangle filled with black (a rectangle indicated by oblique lines in FIGS. 3 and 4 described later).

【００４３】図３及び図４は、本実施例による表示例を
示す線図である。FIGS. 3 and 4 are diagrams showing display examples according to the present embodiment.

【００４４】これら図３及び図４での表示例は、前記図
６を用いて説明した階層構成を有する論理回路（ユーザ
回路）の表示例であり、従来例と比較できるように前記
図７及び前記図８に該当する表示例となっている。即
ち、本実施例の前記図３に示される表示は、従来の前記
図７の表示に該当するものである。又、本実施例の前記
図４の表示例は、従来の前記図８の表示例に該当するも
のである。The display examples in FIGS. 3 and 4 are display examples of the logic circuit (user circuit) having the hierarchical structure described with reference to FIG. 6, and are shown in FIGS. This is a display example corresponding to FIG. That is, the display shown in FIG. 3 of this embodiment corresponds to the conventional display of FIG. The display example of FIG. 4 of the present embodiment corresponds to the conventional display example of FIG.

【００４５】まず、本実施例の前記図３においては、ユ
ーザのある論理回路全体、即ち前記図６の階層ブロック
Ｓ０全体が表示されている。First, in FIG. 3 of the present embodiment, the entire logic circuit with a user, that is, the entire hierarchical block S0 of FIG. 6 is displayed.

【００４６】前記図３において、前記ウィンドウ３０の
前記ウィンドウサイズＳＷは、（１０００，８００）と
なっている。一方、前記階層ブロックＳ１の前記シンボ
ルサイズＳＳは（１００，８０）であり、前記階層ブロ
ックＳ２の前記シンボルサイズＳＳは（８０，５０）で
あり、前記階層ブロックＳ１１の前記シンボルサイズＳ
Ｓは（１５，１０）である。In FIG. 3, the window size SW of the window 30 is (1000, 800). On the other hand, the symbol size SS of the hierarchical block S1 is (100, 80), the symbol size SS of the hierarchical block S2 is (80, 50), and the symbol size S of the hierarchical block S11 is
S is (15,10).

【００４７】ここで、前記比率算出部２０で算出される
前記階層ブロックＳ１の前記比率Ｒx 及び前記比率Ｒy
は、次式の通りである。Here, the ratio Rx and the ratio Ry of the hierarchical block S1 calculated by the ratio calculator 20 are described.
Is as follows:

【００４８】 Ｒx ＝１００／１０００＝０．１ …（３a ） Ｒy ＝８０／８００＝０．１ …（３b ）Rx = 100/1000 = 0.1 (3a) Ry = 80/800 = 0.1 (3b)

【００４９】従って、前記階層ブロックＳ１について
は、その前記比率Ｒx 及び比率Ｒy はいずれも定数
“０．１”以上であるので、前記ブロック表示判定部２
２にてスケマティックの表示と判定される。Accordingly, for the hierarchical block S1, since the ratio Rx and the ratio Ry are both constants “0.1” or more, the block display determination unit 2
At 2, it is determined that a schematic is displayed.

【００５０】次に、前記階層ブロックＳ２の前記比率Ｒ
x 及び前記比率Ｒy は、前記比率算出部２０にて次式の
ように求められる。Next, the ratio R of the hierarchical block S2
x and the ratio Ry are obtained by the ratio calculator 20 as in the following equation.

【００５１】 Ｒx ＝８０／１０００＝０．０８ …（４a ） Ｒy ＝５０／８００＝０．０６２５ …（４b ）Rx = 80/1000 = 0.08 (4a) Ry = 50/800 = 0.0625 (4b)

【００５２】従って、前記階層ブロックＳ２について
は、その比率Ｒx 及び比率Ｒy はいずれも“０．１”以
下であるので、その表示は単なるシンボル表示に決定さ
れる。Therefore, as for the hierarchical block S2, since the ratio Rx and the ratio Ry are both less than "0.1", the display is determined to be a simple symbol display.

【００５３】又、前記階層ブロックＳ１１の前記比率Ｒ
x 及び前記比率Ｒy は、前記比率算出部２０にて次式の
ように求められる。The ratio R of the hierarchical block S11
x and the ratio Ry are obtained by the ratio calculator 20 as in the following equation.

【００５４】 Ｒx ＝１５／１０００＝０．０１５ …（５a ） Ｒy ＝１０／８００＝０．０１２５ …（５b ）Rx = 15/1000 = 0.015 (5a) Ry = 10/800 = 0.125 (5b)

【００５５】従って、前記階層ブロックＳ１１につい
て、その比率Ｒx 及び比率Ｒy はいずれも“０．１”以
下であるので、単なるシンボル表示に決定される。Therefore, the ratio Rx and the ratio Ry of the hierarchical block S11 are both "0.1" or less, so that the symbol is simply displayed.

【００５６】従って、この図３に示される通り、該表示
は、前記階層ブロックＳ０の１つ下層の階層ブロックＳ
１及び階層ブロックＳ２のみならず、該階層ブロックＳ
１の更に１つ下層の階層ブロックＳ１１をも示されてい
る。従って、本実施例によれば、従来の前記図７の表示
に比べ、論理回路の接続関係をより容易に理解すること
ができる。Therefore, as shown in FIG. 3, the display is performed in the hierarchical block S one layer below the hierarchical block S0.
1 and the hierarchical block S2 as well as the hierarchical block S
Also shown is a hierarchical block S11 that is one layer below that of S1. Therefore, according to the present embodiment, the connection relation of the logic circuits can be more easily understood as compared with the conventional display of FIG.

【００５７】次に、本実施例の前記図４において、前記
図６に示される階層ブロックＳ２の内容が前記ウィンド
ウ３０に表示されている。Next, in FIG. 4 of this embodiment, the contents of the hierarchical block S2 shown in FIG. 6 are displayed in the window 30.

【００５８】前記図４において、前記ウィンドウ３０の
前記ウィンドウサイズＳＷは（１００，８０）である。
前記階層ブロックＳ２の前記シンボルサイズＳＳは（８
０，５０）であり、前記階層ブロックＳ２１の前記シン
ボルサイズＳＳは（４０，３０）であり、前記階層ブロ
ックＳ２２の前記シンボルサイズＳＳは（１５，７）で
ある。In FIG. 4, the window size SW of the window 30 is (100, 80).
The symbol size SS of the hierarchical block S2 is (8
0, 50), the symbol size SS of the hierarchical block S21 is (40, 30), and the symbol size SS of the hierarchical block S22 is (15, 7).

【００５９】まず、前記階層ブロックＳ２の前記比率Ｒ
x 及び前記比率Ｒy は、前記比率算出部２０にて次式の
ように求められる。First, the ratio R of the hierarchical block S2
x and the ratio Ry are obtained by the ratio calculator 20 as in the following equation.

【００６０】 Ｒx ＝８０／１００＝０．８ …（６a ） Ｒy ＝５０／８０＝０．６２５ …（６b ）Rx = 80/100 = 0.8 (6a) Ry = 50/80 = 0.625 (6b)

【００６１】従って、該階層ブロックＳ２については、
その比率Ｒx 及び比率Ｒy はいずれも“０．１”以上で
あるので、前記ブロック表示判定部２２にてスケマティ
ックの表示と決定される。Therefore, for the hierarchical block S2,
Since both the ratio Rx and the ratio Ry are "0.1" or more, the block display determination unit 22 determines that the display is a schematic display.

【００６２】次に前記階層ブロックＳ２１の前記比率Ｒ
x 及び前記比率Ｒy は、前記比率算出部２０にて次式の
ように求められる。Next, the ratio R of the hierarchical block S21
x and the ratio Ry are obtained by the ratio calculator 20 as in the following equation.

【００６３】 Ｒx ＝４０／１００＝０．４ …（７a ） Ｒy ＝３０／８０＝０．３７５ …（７b ）Rx = 40/100 = 0.4 (7a) Ry = 30/80 = 0.375 (7b)

【００６４】従って、該階層ブロックＳ２１について
は、その比率Ｒx 及び比率Ｒy はいずれも“０．１”以
上であるので、スケマティック表示と決定される。Therefore, as for the hierarchical block S21, the ratio Rx and the ratio Ry are both "0.1" or more, so that it is determined to be a schematic display.

【００６５】前記階層ブロックＳ２２の前記比率Ｒx 及
び前記比率Ｒy は、前記比率算出部２０において次式の
ように求められる。The ratio Rx and the ratio Ry of the hierarchical block S22 are obtained by the ratio calculator 20 as follows.

【００６６】 Ｒx ＝１５／１００＝０．１５ …（８a ） Ｒy ＝７／８０＝０．０８７５ …（８b ）Rx = 15/100 = 0.15 (8a) Ry = 7/80 = 0.0875 (8b)

【００６７】ここで、該階層ブロックＳ２２の前記比率
Ｒy は“０．１”以下であるので、該階層ブロックＳ２
２は、前記ブロック表示判定部２２にて単なるシンボル
表示と決定される。Since the ratio Ry of the hierarchical block S22 is equal to or less than "0.1", the hierarchical block S2
2 is determined as a simple symbol display by the block display determination unit 22.

【００６８】従って、この図４に示されるように、該表
示は、前記階層ブロックＳ２及びこれより１つ下層の前
記階層ブロックＳ２１及び前記階層ブロックＳ２２及び
論理ゲートＧ６が表示されている。更に、前記階層ブロ
ックＳ２１の内容、即ち論理ゲートＧ５をも表示されて
いる。この図４の本実施例の表示例と、前記図８の従来
の表示例とを比較して明らかな通り、本実施例によれ
ば、論理回路の接続関係をより容易に理解することがで
きる。即ち、同一の表示において、この図４に示される
如く、前記階層ブロックＳ２１の内容をも理解すること
ができる。Accordingly, as shown in FIG. 4, the display shows the hierarchical block S2, the hierarchical block S21, the hierarchical block S22, and the logic gate G6 one layer below the hierarchical block S2. Further, the content of the hierarchical block S21, that is, the logic gate G5 is also displayed. As is apparent from a comparison between the display example of the present embodiment in FIG. 4 and the conventional display example of FIG. 8, the connection relationship of the logic circuits can be more easily understood according to the present embodiment. . That is, in the same display, the contents of the hierarchical block S21 can be understood as shown in FIG.

【００６９】図５は、本実施例を用いた回路設計手順を
示すフローチャートである。FIG. 5 is a flowchart showing a circuit design procedure using this embodiment.

【００７０】この図５のフローチャートにおいて、まず
ステップ１００では、所定の設計作業を行う。この際、
前記図９の従来の回路設計手順の如く、階層間の移動な
どの手順は不要であり、単純な表示倍率の入力のみを行
えばよい。続いてステップ１０２では、前記ステップ１
００で行われた設計作業による電気回路（論理回路）の
動作の検証を行う。次のステップ１０４において、前記
ステップ１０２の検証に誤り有りとされた場合には、ス
テップ１０６へと進む。該ステップ１０６では、前記検
証にて見付けられた誤りを改修する。この修正作業にお
いても、前記図９の従来の回路設計手順で説明したよう
な階層間の移動の操作は行う必要がなく、単純な表示倍
率の変更のみ行えばよい。In the flowchart of FIG. 5, first, at step 100, a predetermined design operation is performed. On this occasion,
Unlike the conventional circuit design procedure shown in FIG. 9, there is no need to perform a procedure such as moving between layers, and it is only necessary to input a simple display magnification. Subsequently, in step 102, the above-described step 1
The operation of the electric circuit (logic circuit) by the design work performed at 00 is verified. If it is determined in step 104 that there is an error in the verification in step 102, the process proceeds to step 106. In step 106, errors found in the verification are corrected. Also in this correction work, it is not necessary to perform the operation of moving between layers as described in the conventional circuit design procedure of FIG. 9, and it is only necessary to change the display magnification simply.

【００７１】以上説明した通り、本実施例の電気回路図
表示装置によれば、これを用いたＣＡＤではその設計作
業能率を向上させることができる。As described above, according to the electric circuit diagram display apparatus of the present embodiment, the CAD using the same can improve the design work efficiency.

【００７２】なお、本実施例の電気回路図表示装置にお
いては、前記図１を用いて説明した前述のようなブロッ
クスケマティックデータが、前述したシンボル外形に関
するデータのみとなっている。即ち、本実施例において
は、各階層ブロックＳ１、Ｓ２、Ｓ１１、Ｓ１２、Ｓ２
１、Ｓ２２、Ｓ１１１、Ｓ１１２の回路内容が、全て最
上位階層の前記階層ブロックＳ０に含まれている。即
ち、最上層階層の回路情報の部分情報となっている。こ
のため、表示倍率を変えながら回路修正を行うと、これ
は最上位階層の修正となり、従って、これに対応するシ
ンボルの内容も共に変更される。従って、本実施例によ
れば、シンボル修正などの作業も減少することができ、
又、全体的なデータ量をも低減することができる。In the electric circuit diagram display apparatus of the present embodiment, the above-described block schematic data described with reference to FIG. 1 is only data relating to the above-described symbol outline. That is, in the present embodiment, each hierarchical block S1, S2, S11, S12, S2
The circuit contents of 1, S22, S111 and S112 are all included in the hierarchical block S0 of the highest hierarchy. That is, it is partial information of the circuit information of the uppermost layer. For this reason, if the circuit is modified while changing the display magnification, this is the modification of the highest hierarchy, and accordingly, the contents of the corresponding symbol are also changed. Therefore, according to the present embodiment, operations such as symbol correction can be reduced,
In addition, the overall data amount can be reduced.

【００７３】[0073]

【発明の効果】以上説明した通り、本発明によれば、異
なるブロックの電気回路間の接続関係をより理解し易い
形態で表示し、電気回路設計作業能率などを向上させる
ことができるという優れた効果を得ることができる。As described above, according to the present invention, the connection relation between the electric circuits of different blocks is displayed in a form that can be easily understood, and the electric circuit design work efficiency can be improved. The effect can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の要旨を示すブロック図FIG. 1 is a block diagram showing the gist of the present invention.

【図２】本発明が適用された実施例のウィンドウサイズ
とシンボルサイズとの関係を示す線図FIG. 2 is a diagram showing a relationship between a window size and a symbol size according to an embodiment to which the present invention is applied;

【図３】前記実施例の第１表示例を示す線図FIG. 3 is a diagram showing a first display example of the embodiment.

【図４】前記実施例の第２表示例を示す線図FIG. 4 is a diagram showing a second display example of the embodiment.

【図５】前記実施例を用いた回路設計作業手順を示すフ
ローチャートFIG. 5 is a flowchart showing a circuit design work procedure using the embodiment.

【図６】階層的に表現されるある電気回路図の階層構造
を示す線図FIG. 6 is a diagram showing a hierarchical structure of a certain electric circuit diagram expressed hierarchically;

【図７】従来の電気回路図表示装置の第１表示例を示す
線図FIG. 7 is a diagram showing a first display example of a conventional electric circuit diagram display device.

【図８】前記従来の電気回路図表示装置の第２表示例を
示す線図FIG. 8 is a diagram showing a second display example of the conventional electric circuit diagram display device.

【図９】前記従来の電気回路図表示装置を用いた回路設
計作業手順を示すフローチャートFIG. 9 is a flowchart showing a circuit design work procedure using the conventional electric circuit diagram display device.

【符号の説明】[Explanation of symbols]

１０…回路図データ １２…ウィンドウサイズデータ １４…表示倍率入力部 ２０…比率算出部 ２２…ブロック表示判定部 ２４…表示制御部 ３０…ウィンドウ ４０…階層ブロックのシンボル Ｓ０〜Ｓ２、Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ１１
１、Ｓ１１２…階層ブロック Ｇ１〜Ｇ６…論理ゲートDESCRIPTION OF SYMBOLS 10 ... Circuit diagram data 12 ... Window size data 14 ... Display magnification input part 20 ... Ratio calculation part 22 ... Block display determination part 24 ... Display control part 30 ... Window 40 ... Symbol of hierarchical block S0-S2, S11, S12, S21 , S22, S11
1, S112: hierarchical block G1 to G6: logic gate

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】相互に接続される素子等を組み合わせてブ
ロック化し、階層的に表現される電気回路図を表示する
電気回路図表示装置において、 前記電気回路図を、所定表示画面のウィンドウに所望の
倍率で表示可能な表示制御部と、 少なくとも前記表示画面に表示される前記ブロック毎
に、それぞれのブロックのシンボルサイズＳＳと、前記
表示画面のウィンドウサイズＳＷとの比率Ｒを算出する
比率算出部と、 該比率Ｒの大小に従って、該当ブロックの前記表示制御
部による表示を、シンボルの表示にするか、あるいは、
スケマティックの表示にするか決定するブロック表示判
定部とを備えたことを特徴とする電気回路図表示装置。1. An electric circuit diagram display device for displaying an electric circuit diagram expressed hierarchically by combining elements and the like connected to each other into a block, and displaying the electric circuit diagram in a window of a predetermined display screen. A display control unit capable of displaying at a magnification of at least a ratio calculation unit for calculating a ratio R between a symbol size SS of each block and a window size SW of the display screen for each of the blocks displayed on the display screen at least. According to the magnitude of the ratio R, the display of the corresponding block by the display control unit is displayed as a symbol, or
An electric circuit diagram display device, comprising: a block display determination unit that determines whether to display a schematic display. 【請求項２】請求項１において、更に、 前記ブロックの少なくとも回路内容を、最上層階層の回
路情報の部分情報として記憶する記憶手段を備えている
ことを特徴とする電気回路図表示装置。2. The electric circuit diagram display device according to claim 1, further comprising storage means for storing at least circuit contents of said block as partial information of circuit information of the uppermost layer.