JP2653642B2 - 多端制御構造を有する高速ビット同期装置 - Google Patents

多端制御構造を有する高速ビット同期装置

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JP2653642B2
JP2653642B2 JP6734295A JP6734295A JP2653642B2 JP 2653642 B2 JP2653642 B2 JP 2653642B2 JP 6734295 A JP6734295 A JP 6734295A JP 6734295 A JP6734295 A JP 6734295A JP 2653642 B2 JP2653642 B2 JP 2653642B2
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    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多端制御構造を有する
高速ビット同期装置に関するものである。
【０００２】さらに詳述すれば、本発明は、ＮＲＺデー
タ遷移密度の変化が広範囲な高速のＮＲＺデータビット
同期装置において、一定範囲以内まで周波数同期を合わ
せて低域濾波器または積分器が最大値または最小値を出
力しないようにした後、位相同期と周波数同期を共に合
わせる方式を用いて、外部基準クロックパルスの周波数
の倍数に同期するよう電圧制御発振器（ＶＣＯ）を発振
させることにより、不安定な周波数安定度を有する電圧
制御発振器（半導体集積回路による電圧制御発振器）を
使用できるのみならず、高速で入力されるデータビット
から遷移が少なく発生した場合にもデータとクロックを
安定に取り戻す（ｒｅｃｏｖｅｒｙ）ことができる多端
制御構造を有する高速ビット同期装置に関する。
【０００３】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９４−３２５９３号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００４】
【従来の技術】図１は、従来から知られているビット同
期装置の一例を示すブロック構成図である。本図におい
て１１は位相比較器（ＰＣ：Ｐｈａｓｅ Ｃｏｍｐａｒ
ａｔｏｒ）、１２は低域濾波器（Ｌｏｗ Ｐａｓｓ Ｆ
ｉｌｔｅｒ）または積分器（Ｉｎｔｅｇｒａｔｏｒ）、
１３は電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏ
ｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）である。
【０００５】従来のビット同期装置では、図１に示す通
り、位相比較器１１（以下、ＰＣという）の出力が低域
濾波器または積分器１２に直接入力されている（Ｂｅｌ
ｋｉｎ特許（米国特許第４，４００，６６７号）、Ｓｕ
ｍｍｅｒｓ特許（米国特許第４，４２２，１７６号）、
Ｈｏｇｇｅ特許（米国特許第４，５３５，４５９号）参
照）。
【０００６】ところが、一般的なビット同期用位相比較
器では、入力されるＮＲＺデータから発生する遷移数に
従ってＰＣの出力が変化し（位相比較器の利得が、入力
されるＮＲＺデータの遷移密度により変化し）、入力さ
れるデータのビットパターン（データから遷移が発生す
る確率）に従ってＰＬＬのループ利得が敏感に変わる
〔Ｄ．Ｌ．Ｄｕｔｔｗｅｉｌｅｒ，“Ｔｈｅ Ｊｉｔｔ
ｅｒ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ Ｐｈａｓｅ−Ｌ
ｏｃｋｅｄ Ｌｏｏｐｓ ＥｘｔｒａｃｔｉｎｇＴｉｍ
ｉｎｇ ｆｒｏｍ Ｂａｓｅｂａｎｄ Ｄａｔａ Ｗａ
ｖｅｆｏｒｍｓ”，Ｔｈｅ Ｂｅｌｌ Ｓｙｓｔｅｍ
Ｔｅｃｈｎｉｃａｌ Ｊｏｕｒｎａｌ，Ｊａｎ．１９７
６〕。
【０００７】従って、ＰＬＬ回路のループ利得を大きく
すると、データから遷移が多く発生するとき、ビット同
期装置が不安定に動作するようになり、他方ループ利得
を小さくすると、データから遷移が少なく発生すると
き、ビット同期装置が不安定に動作するようになるとい
う欠点があった。
【０００８】そして、ビット同期装置で用いられるＰＬ
Ｌ回路の低域濾波器または積分器１２は、ＰＣ１１から
出力されたパルスの周波数成分のうち主に直流成分を含
む低域周波数成分の大きさを検出して電圧制御発振器１
３（以下、ＶＣＯという）に送るが、ＰＣ１１から出力
されるパルスの幅が狭いときには（データのビット速度
が高いときには）、低域周波数成分の大きさが極めて小
さいため、その検出が不可能となりＰＬＬ回路が不安定
に動作するという欠点があった〔Ｂｅｌｋｉｎ特許（米
国特許第４，４００，６６７号）、Ｓｕｍｍｅｒｓ特許
（米国特許第４，４２２，１７６号）、Ｈｏｇｇｅ特許
（米国特許第４，５３５，４５９号）〕。
【０００９】最近では、上記の問題点を解決するため
に、ビット同期装置にデータの取り戻しのためのビット
同期用ＰＬＬとＶＣＯ周波数監視用ＰＬＬとを別途に構
成して周波数と位相を分離して同期を合わせたり〔Ｒ．
Ｐ．Ｒｉｚｚｏ特許（米国特許第４，７８７，０９７
号）〕、あるいは、ビット同期装置のＰＬＬに低域濾波
器と積分器を共に構成して低域濾波器と積分器がＶＣＯ
を同時に制御するようにして〔Ｔ．Ｓｈｉｇｅｍｏｒｉ
特許（米国特許第４，９４２，３７０号）〕、ビット同
期の性能を向上させている。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うなビット同期装置においても、図１に示した通り、位
相比較器または周波数比較器を低域濾波器や積分器に直
接接続させているため、上述した従来の問題点を根本的
に克服することができなかった。
【００１１】さらに、従来のビット同期装置において
は、ＰＬＬ回路を構成する低域濾波器または積分器の直
流（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）利得を大きくする
と、過渡（ｔｒａｎｓｉｅｎｔ）状態のロック−イン
（ｌｏｃｋ−ｉｎ）過程で低域濾波器または積分器の出
力が最大値または最小値を出力するため（ＶＣＯのフリ
ーラン（ｆｒｅｅ−ｒｕｎ）周波数が不安定になるた
め）、ＰＬＬが不安定に動作することになる。また、こ
のような不都合を防止するために低域濾波器または積分
器の直流利得を小さくすると、ＰＬＬのロッキング（ｌ
ｏｃｋｉｎｇ）範囲が減って、入力されるＮＲＺデータ
パターンに敏感に反応するようになるという欠点が生じ
る。
【００１２】従って、上述した従来技術の諸問題点を根
本的に解決するために案出した本発明の第１の目的は、
ＰＣ１１と低域濾波器または積分器１２の間に位相比較
利得制限器を置き、ＮＲＺデータから遷移の発生頻度が
設定された値より大きく発生するときには、低域濾波器
または積分器に入力されるＰＣの利得を制限し、また、
ＮＲＺデータから遷移の発生頻度が設定された値より小
さく発生するときには、低域濾波器または積分器に入力
される位相比較器利得を制限することなくそのまま通過
させる方式を採ることによりＰＣの利得を適切に制御
し、もって、ビット同期装置のＰＬＬループ利得がデー
タのビットパターンに従って敏感に変化することのない
ようにした高速ビット同期装置を提供することにある。
【００１３】本発明の第２の目的は、データのビット速
度が高い場合にも、低域濾波器や積分器から低域周波数
成分を歪曲なく検出できるよう位相比較器から出力され
るパルスの幅をデータのビット速度に無関係な形態に整
形して低域濾波器または積分器に出力することにより、
ビット同期装置のＰＬＬが最適に動作するようにした高
速ビット同期装置を提供することにある。
【００１４】さらに、本発明の第３の目的は、ＶＣＯの
クロックパルス周波数をＶＣＯのクロックパルス周波数
よりＫ（Ｋは自然数）倍低い外部基準クロックパルス周
波数に同期させて、入力に対するＶＣＯの発振周波数の
変化率を１／Ｋ倍に鈍化させ、ＶＣＯの発振周波数範囲
を小さくしてＶＣＯの安定度を高めた高速ビット同期装
置を提供することにある。
【００１５】本発明の第４の目的は、一定範囲以内まで
周波数同期を合わせた後、位相同期と周波数同期を共に
合わせる多端制御形態のロック−イン（ｌｏｃｋ−ｉ
ｎ）方式を用いてロック−イン過程で二つの出力が互い
に干渉してロック−インを阻害しないようにし、低域濾
波器または積分器の出力が最大値または最小値を出力し
ないようにして、ＶＣＯのクロックパルス周波数を安定
させることにより、周波数変化範囲が大きいＶＣＯを用
いてビット同期装置を構成したとしても、ＶＣＯクロッ
クの安定度を高めて、データとクロックパルスを安定に
取り戻すことができるようにした高速ビット同期装置を
提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＶＣＯを出力端に具えているビット同期
装置において、入力されるＮＲＺデータに遷移があると
きは、ＮＲＺデータのアイパターンの中央と上記ＶＣＯ
から出力されるクロックパルスの上昇遷移との位相関係
を比較して、ＶＣＯから出力されたクロックパルスの上
昇遷移が上記入力されるＮＲＺデータ・アイパターンの
中央より前で発生したのかまたは後で発生したのかを区
分して、その結果を論理レベル（ＵＤ，／ＵＤ）および
論理レベルをラッチするためのラッチクロックパルス
（ＵＤＣＰ）として出力し、ＮＲＺデータに遷移がない
ときは、論理レベルをラッチするためのラッチクロック
パルスを出力することなく、上記入力されるＮＲＺデー
タを上記ＶＣＯから出力されるビット同期されたクロッ
クパルスでリタイミングして出力する位相比較手段と、
上記位相比較手段から出力されるラッチクロックパルス
の周期が予め設定された値より小さくなると、上記位相
比較手段の出力を設定された周期で処理して出力し、上
記位相比較手段から出力されるラッチクロックパルスの
周期が予め設定された値より大きくなると、上記位相比
較手段の出力をそのまま伝達出力する第１位相および周
波数比較利得制限手段と、外部から入力される基準クロ
ックパルスから上昇および下降遷移が発生する都度、同
期時に上記ＶＣＯが出力するクロックパルスのＫ倍（Ｋ
は自然数）である周期を有する基準クロックパルス周期
の倍数と上記ＶＣＯが出力するクロックパルス周期の倍
数との関係を比較することにより周波数を比較して、上
記ＶＣＯが出力するクロックパルス周波数が同期時の周
波数に比べて高くまたは低い場合にのみ、その結果を論
理レベル（ＵＦ，ＤＦ）と論理レベルをラッチするため
のラッチクロックパルス（ＵＤＦＣＰ）として出力する
周波数比較手段と、上記周波数比較手段から出力される
ラッチクロックパルスの周期が予め設定された値より小
さくなると、上記周波数比較手段の出力を設定された周
期で処理して出力し、上記周波数比較手段から出力され
るラッチクロックパルスの周期が予め設定された値より
大きくなると、上記周波数比較手段の出力をそのまま伝
達出力する第２位相および周波数比較利得制限手段と、
上記周波数比較手段から出力されるラッチクロックパル
スの周期が予め設定された値より大きくなると、ＰＬＬ
回路を位相および周波数同期モードに変えるための周波
数同期信号を出力し、そうでない場合にはＰＬＬ回路を
周波数同期モードに変えるための周波数非同期信号を出
力する周波数同期信号検出手段と、上記第１位相および
周波数比較利得制限手段の出力信号を入力して上記周波
数同期信号検出手段から出力される周波数同期信号の出
力の有無に従って上記第１位相および周波数比較利得制
限手段の出力信号の伝達を制御する位相差出力制御手段
と、周波数同期が成立する前までは、上記第２位相およ
び周波数比較利得制限手段から出力される出力信号（Ｕ
Ｆ，ＤＦ）のみを低域濾波（積分）し、周波数同期が成
立した後には、上記の位相差出力制御手段と第２位相お
よび周波数比較利得制限手段からそれぞれ出力される出
力信号（ＵＰ，ＤＰ，ＵＦ，ＤＦ）を低域濾波（積分）
して直流を含む低域周波数成分だけを電圧（ＶＦ）とし
て出力する低域濾波（積分）手段と、上記ＶＣＯで駆動
されたクロックパルス（ＲＣＰ）をＮ（Ｎは自然数）分
周してＮ分周クロックパルス（ＮＣＰ）を上記第１位相
および周波数比較利得制限手段と第２位相および周波数
比較利得制限手段にそれぞれ供給するＮ分周手段とを含
むことを特徴とする。
【００１７】
【実施例】以下、添付した図面を参照して、本発明の実
施例を詳細に説明する。
【００１８】図２は、本発明の一実施例に係るブロック
構成図である。本図に示す２１は位相比較器（ＰＣ）、
２２と２４はそれぞれ第１位相および周波数比較利得制
限器と第２位相および周波数比較利得制限器、２３は周
波数比較器、２５は周波数同期信号検出器、２６は位相
差出力制御器、２７は低域濾波器（または積分器）、２
８は電圧制御発振器（ＶＣＯ）、２９はＮ分周器であ
る。
【００１９】図２において、ＰＣ２１は入力されるＮＲ
Ｚデータから遷移がある都度、ＮＲＺデータ・アイパタ
ーン（ｅｙｅ ｐａｔｔｅｒｎ）の中央に対し後述の出
力端にあるＶＣＯ２８が出力するクロックパルス（ＲＣ
Ｐ）の上昇遷移が前で発生したのかまたは後で発生した
のかを比較して、その結果を論理レベル（ＵＤ，／Ｕ
Ｄ）および論理レベルをラッチするためのラッチクロッ
クパルス（ＵＤＣＰ）として後述の第１位相および周波
数比較利得制限器２２に出力させると共に、上記入力さ
れるＮＲＺデータをビット同期された上記ＶＣＯ２８の
クロックパルス（ＲＣＰ）でリタイミングして、リタイ
ミングされたデータ（ＲＤＡＴＡ）と共に出力する。
【００２０】第１位相および周波数比較利得制限器２２
は、後述のＮ分周器２９が上記ＶＣＯ２８のクロックパ
ルス（ＲＣＰ）をＮ分周したクロックパルス（ＮＣＰ）
を用いて上記ＰＣ２１から出力されるラッチクロックパ
ルス（ＵＤＣＰ）の遷移が設定された周期より小さいと
き、設定された周期で上記ＰＣ２１の出力を処理して、
ＰＣ２１の利得が入力されるＮＲＺデータの遷移発生数
に従って敏感に変わらないようにする。さらに、上記Ｐ
Ｃ２１から出力されるラッチクロックパルス（ＵＤＣ
Ｐ）の遷移が設定された周期より大きいとき、遷移間隔
そのままで上記ＰＣ２１の出力を処理して、ＰＣ２１の
利得が入力されるＮＲＺデータの遷移発生数に従って変
わるようにする機能を遂行して、その出力（ＵＰ，Ｄ
Ｐ）を入力されるＮＲＺデータのビット速度に無関係な
ＮＲＺデータのビット単位間隔より大きいパルス幅を有
するパルス波形に整形して後述の位相差出力制御器２６
に出力する。
【００２１】周波数比較器２３は、外部から入力される
基準クロックパルス（ＲＥＦＣＰ）で上昇および下降遷
移が発生する都度、同期されるＶＣＯ２８のクロックパ
ルス（ＲＣＰ）周期のＫ倍（Ｋは自然数）の周期を有す
る基準クロックパルス（ＲＥＦＣＰ）周期の倍数と上記
ＶＣＯ２８のクロックパルス（ＲＣＰ）周期の倍数との
関係を比較する。その比較結果、ＶＣＯ２８のクロック
パルス周波数が同期される周波数に比べて低い場合や、
ＶＣＯ２８のクロックパルス周波数が同期される周波数
に比べて高い場合には、その結果を論理レベル（ＵＦ，
ＤＦ）と論理レベルをラッチするためのラッチクロック
パルス（ＵＤＦＣＰ）で後述の第２位相および周波数比
較利得制限器２４、周波数同期信号検出器２５に出力す
る。さらに、ＶＣＯ２８のクロックパルス周波数が同期
される周波数と似通っている場合には、ラッチクロック
パルス（ＵＤＦＣＰ）を出力しない。
【００２２】第２位相および周波数比較利得制限器２４
は、後述のＮ分周器２９が上記ＶＣＯ２８のクロックパ
ルス（ＲＣＰ）をＮ分周したクロックパルス（ＮＣＰ）
を用いて上記周波数比較器２３から出力されるラッチク
ロックパルス（ＵＤＦＣＰ）の周期が設定された周期よ
り小さいと設定された周期で上記周波数比較器２３の出
力を処理して周波数比較器２３の利得が敏感に変わらな
いようにし、他方、上記周波数比較器２３から出力され
るラッチクロックパルス（ＵＤＦＣＰ）の周期が設定さ
れた周期より大きいときにはそのまま上記周波数比較器
２３の出力を処理して、その出力（ＵＦ，ＤＦ）を入力
される基準クロックパルス（ＲＥＦＣＰ）の周期に無関
係なパルス幅のパルス波形に整形して後述の低域濾波器
（または積分器）２７に出力する。
【００２３】周波数同期信号検出器２５は、上記周波数
比較器２３に連結されており、上記周波数比較器２３か
ら出力される論理レベル（ＵＦ，ＤＦ）と論理レベルを
ラッチするためのラッチクロックパルス（ＵＤＦＣＰ）
で周波数同期か否かを判断して、上記ＶＣＯ２８のクロ
ックパルス（ＲＣＰ）が同期される周波数と似通ってい
る場合には、ＰＬＬ回路のロッキング（ｌｏｃｋｉｎ
ｇ）範囲を狭めるためにＰＬＬ回路を位相および周波数
同期モードに変えるための周波数同期信号を後述の位相
差出力制御器２６に出力する。そして、上記ＶＣＯ２８
のクロックパルス周波数（ＲＣＰ）が同期される周波数
に比べて高いかまたは低い場合には、ＰＬＬ回路のロッ
キング範囲を広めるためにＰＬＬ回路を周波数同期モー
ドに変えるための周波数非同期信号を後述の位相差出力
制御器２６へ出力する。
【００２４】位相差出力制御器２６は上記第１位相およ
び周波数比較利得制限器２２と上記周波数同期信号検出
器２５に連結されており、上記周波数同期信号検出器２
５から周波数が同期されたという信号を出力する場合に
限り、上記第１位相および周波数比較利得制限器２２の
出力（ＵＰ，ＤＰ）を後述の低域濾波器（または積分
器）２７に出力し、他方、上記周波数同期信号検出器２
５から周波数が同期されなかったという信号を出力する
場合には、上記第１位相および周波数比較利得制限器２
２の出力（ＵＰ，ＤＰ）を後述の低域濾波器（または積
分器）２７に出力しない機能を遂行する。
【００２５】低域濾波器（または積分器）２７は、上記
第２位相および周波数比較利得制限器２４と上記位相差
出力制御器２６に連結されており、上記位相差出力制御
器２６が上記第１位相および周波数比較利得制限器２２
の出力（ＵＰ，ＤＰ）を出力しない場合、すなわち、周
波数が同期されない場合には、上記第２位相および周波
数比較利得制限器２４の出力（ＵＦ，ＤＦ）だけを低域
濾波させたりまたは積分して、直流を含む低域周波数成
分のみの電圧（ＶＦ）として後述のＶＣＯ２８に出力す
る。
【００２６】ところで、上記位相差出力制御器２６が上
記第１位相および周波数比較利得制限器２２の出力（Ｕ
Ｐ，ＤＰ）を出力する場合、すなわち、周波数が同期さ
れた場合には、上記第１位相および周波数比較利得制限
器２２の出力（ＵＰ，ＤＰ）と上記第２位相および周波
数比較利得制限器２４の出力（ＵＦ，ＤＦ）をそれぞれ
低域濾波させたりまたは積分して、直流を含む低域周波
数成分のみの電圧（ＶＦ）を後述のＶＣＯ２８に出力す
る。
【００２７】さらに、上記低域濾波器（または積分器）
２７は、入力されるデータに遷移がなく、入力される基
準クロックにも遷移がないときには、対称になるようス
イング（ｓｗｉｎｇ）させて出力していた出力電圧（Ｖ
Ｆ）を対称中央（ｃｅｎｔｅｒ）値で安定させ、上記Ｖ
ＣＯ２８に出力し、上記ＶＣＯ２８の安定なフリーラン
（ｆｒｅｅ−ｒｕｎ）を可能にする。ＶＣＯ２８は、上
記低域濾波器（または積分器）２７から入力される電圧
（ＶＦ）に従って出力クロックパルス（ＲＣＰ）の位相
および周波数を変更して、出力端と上記ＰＣ２１，周波
数比較器２３および後述のＮ分周器２９にそれぞれ出力
する。
【００２８】Ｎ分周器２９は、上記ＶＣＯ２８から出力
されるクロックパルス（ＲＣＰ）をＮ分周して、Ｎ分周
クロックパルス（ＮＣＰ）を上記第１位相および周波数
比較利得制限器２２と第２位相および周波数比較利得制
限器２４に出力する。
【００２９】図３は、本発明の別の実施例に係る要部の
ブロック構成図である。本図において、３１は上昇およ
び下降計数器、３２はデジタル／アナログ変換器を示
す。
【００３０】図３に示す本発明の別の実施例は、本発明
に係るビット同期装置をデジタル装置化としたものであ
る。すなわち、図２に示した構成要素を全てデジタル回
路で構成し、特に低域濾波器（または積分器）２７につ
いては、上記位相差出力制御器２６の出力と上記第２位
相および周波数比較利得制限器２４の出力を入力する上
昇および下降計数器３１と、上記上昇および下降計数器
３１のデジタル出力をアナログ出力に変換するデジタル
／アナログ変換器３２とにより構成したものである。
【００３１】次に、図３を参照して、本発明の別の実施
例に係る構成要素としての低域濾波器（または積分器）
２７の詳細な構成および動作を説明する。
【００３２】上昇および下降計数器３１は、上記位相差
出力制御器２６と、上記第２位相および周波数比較利得
制限器２４の出力を入力するよう連結されており、周波
数同期がなる前までは上記第２位相および周波数制御手
段２４から出力される出力（ＵＦ，ＤＦ）のみを上昇お
よび下降計数し、周波数同期が成った後には、上記位相
差出力制御手段２６と、第２位相および周波数比較利得
制限手段２４とからそれぞれ出力される出力（ＵＰ，Ｄ
Ｐ，ＵＦ，ＤＦ）を上昇および下降計数して低域周波数
成分のみをデジタル値で出力する。そして、入力される
データに遷移がなく、入力される基準クロックにも遷移
がないときには、最終データ遷移時のデジタル値を維持
して出力し、上記ＶＣＯ２８の安定なフリーランを可能
にする。
【００３３】デジタル／アナログ変換器３２は、上記上
昇および下降計数器３１に連結されており、上記上昇お
よび下降計数器３１のデジタル出力値をアナログ値に変
換し、低域周波数成分のみを電圧（ＶＦ）として上記Ｖ
ＣＯ２８に出力する。
【００３４】
【発明の効果】以上説明したとおり、本発明は、入力さ
れるＮＲＺビットパターンおよびビット速度に無関係な
ＰＬＬ利得を有するのみならず、周波数変化範囲が大き
いＶＣＯを用いた高速ビット同期装置においても安定的
にデータとクロックを取り戻すことができるようにした
もので、従来のビット同期装置と代替でき、次に列挙す
る特有の効果が得られる。
【００３５】（１）ビット同期回路のＰＬＬループ利得
を入力されるＮＲＺデータビットパターンに従って適切
に調整してビット同期回路のＰＬＬループ利得が敏感に
変わらないようにすることにより、線路符号（ｌｉｎｅ
ｃｏｄｅ）を用いないＮＲＺビット同期に用いる場合
にも、優れたビット同期性能を発揮することができる。
【００３６】（２）データのビット速度が高い場合に
も、低域周波数成分を歪曲なく検出できるようＰＣ２１
から出力されるパルスの幅をデータのビット速度に無関
係な形態に整形してビット同期装置のＰＬＬが最適に動
作するようにすることにより、高速データ伝送のビット
同期においても安定的な動作が可能となる。
【００３７】（３）一定範囲以内までの周波数同期を行
った後、位相同期と周波数同期を共に行う多端制御形態
のロック−イン方式を用いて、ロック−イン過程で二つ
の出力が互いに干渉してロック−インを阻害しないよう
にし、低域濾波器または積分器の出力が最大値または最
小値を出力しないようにしているので、ＶＣＯ２８のク
ロックパルス周波数をＶＣＯのクロックパルス周波数よ
りＫ（Ｋは自然数）倍低い外部基準クロックパルス周波
数に同期させるようにして、入力されるＮＲＺデータに
遷移が殆ど無いときにもＶＣＯの発振周波数が大きく変
わらないようにすることにより、周波数変化範囲が大き
いＶＣＯを用いたときにも安定的にビット同期機能を発
揮するのみならず、フリーラン時にＶＣＯの周波数安定
度を外部基準クロックパルスで調整できるようになる。
【００３８】（４）Ｎ分周されたＮ分周器のクロックパ
ルスの周期を一定にすることにより、入力されるＮＲＺ
データのビット速度およびパターンに関係のない一定な
時定数を有する低域濾波器や積分器に対して安定したビ
ット同期を実現させることができるようになる。
【図面の簡単な説明】
【図１】従来から知られているビット同期装置を示すブ
ロック構成図である。
【図２】本発明の一実施例による高速ビット同期装置を
示すブロック構成図である。
【図３】本発明のその他の実施例を示すブロック構成図
である。
【符号の説明】
１１，２１ 位相比較器 １２，２７ 低域濾波器（または積分器） １３，２８ 電圧制御発振器 ２２，２４ 位相および周波数比較利得制限器 ２３ 周波数比較器 ２５ 周波数同期信号検出器 ２６ 位相差出力制御器 ２９ Ｎ（Ｎは自然数）分周器 ３１ 上昇および下降計数器 ３２ デジタルアナログ変換器
フロントページの続き (72)発明者 ジュ ボム スン 大韓民国 デージョン スウォク ガジ ョンドン 161 エレクトロニクス ア ンド テレコミュニケーションズ リサ ーチ インスティテュート内 (72)発明者 イ ボム チョル 大韓民国 デージョン スウォク ガジ ョンドン 161 エレクトロニクス ア ンド テレコミュニケーションズ リサ ーチ インスティテュート内 (72)発明者 バク ゴン チョル 大韓民国 デージョン スウォク ガジ ョンドン 161 エレクトロニクス ア ンド テレコミュニケーションズ リサ ーチ インスティテュート内 (72)発明者 ガン ソキ ヨル 大韓民国 デージョン スウォク ガジ ョンドン 161 エレクトロニクス ア ンド テレコミュニケーションズ リサ ーチ インスティテュート内

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 電圧制御発振器を出力端に備えているビ
    ット同期装置において、 入力されるＮＲＺデータに遷移があるときには、ＮＲＺ
    データ・アイパターンの中央と上記電圧制御発振器（以
    下、ＶＣＯという）から出力されるクロックパルスの上
    昇遷移との位相関係を比較し、上記ＶＣＯから出力され
    たクロックパルスの上昇遷移が上記入力されるＮＲＺデ
    ータ・アイパターンの中央より前で発生したかまたは後
    で発生したかを区分して、その結果を論理レベル（Ｕ
    Ｄ，／ＵＤ）および論理レベルをラッチするためのラッ
    チクロックパルス（ＵＤＣＰ）として出力し、ＮＲＺデ
    ータに遷移がないときには、論理レベルをラッチするた
    めのラッチクロックパルスを出力することなく、上記入
    力されるＮＲＺデータを上記ＶＣＯから出力されるビッ
    ト同期されたクロックパルスでリタイミングして出力す
    る位相比較手段と、 上記位相比較手段から出力されるラッチクロックパルス
    周期が予め設定された値より小さくなるとき、上記位相
    比較手段の出力を設定された周期で処理して出力し、上
    記位相比較手段から出力されるラッチクロックパルスの
    周期が予め設定された値より大きくなるとき、上記位相
    比較手段の出力をそのまま伝達出力する第１位相および
    周波数比較利得制限手段と、 外部から入力される基準クロックパルスから上昇および
    下降遷移が発生する都度、同期時に上記ＶＣＯが出力ク
    ロックパルスのＫ倍（Ｋは自然数）の周期を有する基準
    クロックパルス周期の倍数と上記ＶＣＯが出力するクロ
    ックパルス周期の倍数との関係を比較することにより周
    波数を比較して、上記ＶＣＯが出力するクロックパルス
    周波数が同期時の周波数に比べて高いかまたは低い場合
    にのみ、その結果を論理レベル（ＵＦ，ＤＦ）と論理レ
    ベルをラッチするためのラッチクロックパルス（ＵＤＦ
    ＣＰ）として出力する周波数比較手段と、 上記周波数比較手段から出力されるラッチクロックパル
    スの周期が予め設定された値より小さくなると、上記周
    波数比較手段の出力を設定された周期で処理して出力
    し、上記周波数比較手段から出力されるラッチクロック
    パルスの周期が予め設定された値より大きくなると、上
    記周波数比較手段の出力をそのまま伝達出力する第２位
    相および周波数比較利得制限手段と、 上記周波数比較手段から出力されるラッチクロックパル
    スの周期が予め設定された値より大きくなると、ＰＬＬ
    回路を位相および周波数同期モードに変えるための周波
    数同期信号を出力し、そうでない場合にはＰＬＬ回路を
    周波数同期モードに変えるための周波数非同期信号を出
    力する周波数同期信号検出手段と、 上記第１位相および周波数比較利得制限手段の出力信号
    を入力して上記周波数同期信号検出手段から出力される
    周波数同期信号の出力の有無に従って上記第１位相およ
    び周波数比較利得制限手段の出力信号の伝達を制御する
    位相差出力制御手段と、 周波数同期が成立する前までは、上記第２位相および周
    波数比較利得制限手段から出力される出力信号（ＵＦ，
    ＤＦ）のみを低減濾波（積分）し、周波数同期が成立し
    た後には、上記の位相差出力制御手段と第２位相および
    周波数比較利得制限手段からそれぞれ出力される出力信
    号（ＵＰ，ＤＰ，ＵＦ，ＤＦ）を低域濾波（積分）して
    直流を含む低域周波数成分のみを電圧（ＶＦ）として出
    力する低域濾波（積分）手段と、 上記ＶＣＯで駆動されたクロックパルス（ＲＣＰ）をＮ
    （Ｎは自然数）分周してＮ分周クロックパルス（ＮＣ
    Ｐ）を上記第１位相および周波数比較利得制限手段と第
    ２位相および周波数比較利得制限手段にそれぞれ供給す
    るＮ分周手段とを含むことを特徴とする多端制御構造を
    有する高速ビット同期装置。
  2. 【請求項２】 請求項１において、上記低域濾波（積
    分）手段は、 上記位相差出力制御手段と上記第２位相および周波数比
    較利得制限手段の出力を入力するように連結されてお
    り、周波数同期が成立する前までは上記第２位相および
    周波数比較利得制限手段から出力される出力（ＵＦ，Ｄ
    Ｆ）のみを上昇および下降計数し、周波数同期が成立し
    た後には上記の位相差出力制御手段と第２位相および周
    波数比較利得制限手段からそれぞれ出力される出力（Ｕ
    Ｐ，ＤＰ，ＵＦ，ＤＦ）を上昇および下降計数して低域
    周波数成分のみをデジタル値で出力する上昇および下降
    計数手段と、 上記上昇および下降計数手段のデジタル出力値をアナロ
    グ値に変換して低域周波数成分のみを電圧（ＶＦ）で上
    記ＶＣＯに出力するデジタル／アナログ変換手段とを含
    むことを特徴とする多端制御構造を有する高速ビット同
    期装置。
  3. 【請求項３】 請求項１において、上記低域濾波（積
    分）手段は、入力されるデータに遷移がなく、入力され
    る基準クロックにも遷移がないときには、対称になるよ
    うスイングさせて出力していた電圧（ＶＦ）を対称中央
    値に安定させて、上記ＶＣＯに出力することを特徴とす
    る多端制御構造を有する高速ビット同期装置。
  4. 【請求項４】 請求項２において、上記上昇および下降
    計数手段は、入力されるデータに遷移がなく、入力され
    る基準クロックにも遷移がないときには、最終データ遷
    移時のデジタル値を維持して出力することを特徴とする
    多端制御構造を有する高速ビット同期装置。
  5. 【請求項５】 請求項１において、上記第１位相および
    周波数比較利得制限手段は、入力されるＮＲＺデータの
    ビット単位間隔より大きいパルス幅を有するパルス波形
    に整形して出力信号を出力することを特徴とする多端制
    御構造を有する高速ビット同期装置。
  6. 【請求項６】 請求項１において、上記第２位相および
    周波数比較利得制限手段は、上記ＶＣＯから出力された
    クロックパルスの周期より大きいパルス幅を有するパル
    ス波形に整形して出力信号を出力することを特徴とする
    多端制御構造を有する高速ビット同期装置。
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