JP2650354B2 - Ｅｆｍ信号用波形整形回路 - Google Patents
Ｅｆｍ信号用波形整形回路Info
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- JP2650354B2 JP2650354B2 JP63225454A JP22545488A JP2650354B2 JP 2650354 B2 JP2650354 B2 JP 2650354B2 JP 63225454 A JP63225454 A JP 63225454A JP 22545488 A JP22545488 A JP 22545488A JP 2650354 B2 JP2650354 B2 JP 2650354B2
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- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、LSI化に適したEFM信号用コンパレータに
関する。
関する。
「従来の技術」 CDプレーヤにおいては、光ピックアップから読出され
たEFM（Eight to Forteen Modulation）信号をデューテ
ィ50％のパルス波に波形整形し、その後において、後段
の処理を行うようになっている。この場合、光ピックア
ップが出力するEFM信号からデューティ50％のパルス波
を作成する回路がEFM信号用コンパレータ（以下単にEFM
コンパレータという）である。
たEFM（Eight to Forteen Modulation）信号をデューテ
ィ50％のパルス波に波形整形し、その後において、後段
の処理を行うようになっている。この場合、光ピックア
ップが出力するEFM信号からデューティ50％のパルス波
を作成する回路がEFM信号用コンパレータ（以下単にEFM
コンパレータという）である。
ここで、従来のEFMコンパレータの構成を第２図に示
す。
す。
図において１は入力端でり、コンデンサ２、インバー
タ3,4を順次介して出力端５に接続されている。インバ
ータ３の出力端と接地間には抵抗７とコンデンサ８とが
直列に介挿され、インバータ４の出力端と接地間には抵
抗10とコンデンサ11とが直列に介挿されている。12は演
算増幅器であり、その反転入力端に抵抗10とコンデンサ
11の接続点が接続され、非反転入力端に抵抗７とコンデ
ンサ８の接続点が接続されている。演算増幅器12の出力
端は抵抗14を介してインバータ３の入力端に接続されて
いる。
タ3,4を順次介して出力端５に接続されている。インバ
ータ３の出力端と接地間には抵抗７とコンデンサ８とが
直列に介挿され、インバータ４の出力端と接地間には抵
抗10とコンデンサ11とが直列に介挿されている。12は演
算増幅器であり、その反転入力端に抵抗10とコンデンサ
11の接続点が接続され、非反転入力端に抵抗７とコンデ
ンサ８の接続点が接続されている。演算増幅器12の出力
端は抵抗14を介してインバータ３の入力端に接続されて
いる。
上記構成によれば、光ピックアップから出力されたEF
M信号は、インバータ３から矩形波として出力される。
この矩形波は、EFM信号のレベルとインバータ３のしき
い値との関係によって決まるデューティ比を有する。そ
して、インバータ３から出力された矩形波は、抵抗７と
コンデンサ８によって平滑され、その平均電圧Vaが演算
増幅器12の非反転入力端に供給される。また、インバー
タ３の出力信号は、インバータ４によって反転され、こ
の反転信号が抵抗10とコンデンサ11によって平滑され
る。そして、この平滑された電圧Vbが演算増幅器12の反
転入力端に供給される。この場合、インバータ３の出力
信号のデューティが50％より大きいと電圧VaがVbより大
となり、逆に、デューティが50％より小さいと電圧Vaが
Vbより小さくなる。そして、Va＞Vbのときは、演算増幅
器から正の電圧が出力され、これが入力EFM信号に重畳
される。この結果、入力EFM信号のレベルが上昇し、イ
ンバータ３の出力信号のデューティが増加する。したが
って、電圧Vaが上昇する。一方、電圧Va＜Vbのときは、
演算増幅器12からは負電圧が出力され、これにより、入
力EFM信号のレベルが下がる。この結果、インバータ３
の出力信号のデューティが減少して電圧Vaが下降する。
以上のようにして、電圧VaとVbが等しくなるように回路
が動作する。この結果、出力端５から出力されるEFM信
号のデューティが50％となる。
M信号は、インバータ３から矩形波として出力される。
この矩形波は、EFM信号のレベルとインバータ３のしき
い値との関係によって決まるデューティ比を有する。そ
して、インバータ３から出力された矩形波は、抵抗７と
コンデンサ８によって平滑され、その平均電圧Vaが演算
増幅器12の非反転入力端に供給される。また、インバー
タ３の出力信号は、インバータ４によって反転され、こ
の反転信号が抵抗10とコンデンサ11によって平滑され
る。そして、この平滑された電圧Vbが演算増幅器12の反
転入力端に供給される。この場合、インバータ３の出力
信号のデューティが50％より大きいと電圧VaがVbより大
となり、逆に、デューティが50％より小さいと電圧Vaが
Vbより小さくなる。そして、Va＞Vbのときは、演算増幅
器から正の電圧が出力され、これが入力EFM信号に重畳
される。この結果、入力EFM信号のレベルが上昇し、イ
ンバータ３の出力信号のデューティが増加する。したが
って、電圧Vaが上昇する。一方、電圧Va＜Vbのときは、
演算増幅器12からは負電圧が出力され、これにより、入
力EFM信号のレベルが下がる。この結果、インバータ３
の出力信号のデューティが減少して電圧Vaが下降する。
以上のようにして、電圧VaとVbが等しくなるように回路
が動作する。この結果、出力端５から出力されるEFM信
号のデューティが50％となる。
「発明が解決しようとする課題」 ところで、CD再生回路はLSI化されることが望ましい
が、上述した従来の回路は、演算増幅器12として汎用の
オペアンプを用いていたため、図に一点鎖線を付した部
分以外は外付け回路となり、LSI化の障害となってい
た。
が、上述した従来の回路は、演算増幅器12として汎用の
オペアンプを用いていたため、図に一点鎖線を付した部
分以外は外付け回路となり、LSI化の障害となってい
た。
この発明は、上述した事情に鑑みてなされたもので、
外付けのオペアンプを用いずLSI化に適したEFMコンパレ
ータを提供することを目的としている。
外付けのオペアンプを用いずLSI化に適したEFMコンパレ
ータを提供することを目的としている。
「課題を解決するための手段」 この発明は、上記問題点を解決するために、入力EFM
信号に直流成分を重畳し、この重畳された信号と所定の
しきい値との比較によってデューティー約50％の矩形波
を作成して出力するEFM信号用波形整形回路において、
前記入力EFM信号を入力信号とする第１のインバータ
（３）と、前記第１のインバータ（３）の出力信号を反
転して出力する第２のインバータ（４）と、前記第１の
インバータ（３）の出力を平滑する第１の抵抗（７）お
よび第１のコンデンサ（８）からなる第１の平滑回路
と、前記第２のインバータ（４）の出力を平滑する第２
の抵抗（10）および第２のコンデンサ（11）からなる第
２の平滑回路と、前記第１の平滑回路の出力を入力し、
第１のクロック信号に基づいて出力をオン・オフする第
１の電界効果トランジスタ（20）と、前記第２の平滑回
路の出力を入力し、第１のクロック信号と位相反転する
第２のクロック信号に基づいて出力をオン・オフする第
２の電界効果トランジスタ（21）と、一端が前記第１の
電界効果トランジスタ（20）の出力端および前記第２の
電界効果トランジスタ（21）の出力端に接続される小容
量コンデンサ（22）と、入力端が前記小容量コンデンサ
（22）の他端に接続される第３のインバータ（23）と、
前記第３のインバータ（23）の入出力端間を前記第１の
クロック信号に基づいて断続する第３の電界効果トラン
ジスタ（24）と、前記第３のインバータ（23）の出力を
入力し、前記第２のクロック信号に基づいて出力をオン
・オフする第４の電界効果トランジスタ（25）と、前記
第４の電界効果トランジスタ（25）のオン抵抗と第３の
コンデンサ（26）の容量とによって、前記第３のインバ
ータ（23）の出力を平滑する第３の平滑回路と、前記第
３の平滑回路の出力直流成分を前記入力EFM信号に重畳
する第３の抵抗（14）とからなり、少なくとも第１〜第
３のコンデンサ（8,11,26）以外の前記回路素子は、LSI
に内蔵されていることを特徴としている。
信号に直流成分を重畳し、この重畳された信号と所定の
しきい値との比較によってデューティー約50％の矩形波
を作成して出力するEFM信号用波形整形回路において、
前記入力EFM信号を入力信号とする第１のインバータ
（３）と、前記第１のインバータ（３）の出力信号を反
転して出力する第２のインバータ（４）と、前記第１の
インバータ（３）の出力を平滑する第１の抵抗（７）お
よび第１のコンデンサ（８）からなる第１の平滑回路
と、前記第２のインバータ（４）の出力を平滑する第２
の抵抗（10）および第２のコンデンサ（11）からなる第
２の平滑回路と、前記第１の平滑回路の出力を入力し、
第１のクロック信号に基づいて出力をオン・オフする第
１の電界効果トランジスタ（20）と、前記第２の平滑回
路の出力を入力し、第１のクロック信号と位相反転する
第２のクロック信号に基づいて出力をオン・オフする第
２の電界効果トランジスタ（21）と、一端が前記第１の
電界効果トランジスタ（20）の出力端および前記第２の
電界効果トランジスタ（21）の出力端に接続される小容
量コンデンサ（22）と、入力端が前記小容量コンデンサ
（22）の他端に接続される第３のインバータ（23）と、
前記第３のインバータ（23）の入出力端間を前記第１の
クロック信号に基づいて断続する第３の電界効果トラン
ジスタ（24）と、前記第３のインバータ（23）の出力を
入力し、前記第２のクロック信号に基づいて出力をオン
・オフする第４の電界効果トランジスタ（25）と、前記
第４の電界効果トランジスタ（25）のオン抵抗と第３の
コンデンサ（26）の容量とによって、前記第３のインバ
ータ（23）の出力を平滑する第３の平滑回路と、前記第
３の平滑回路の出力直流成分を前記入力EFM信号に重畳
する第３の抵抗（14）とからなり、少なくとも第１〜第
３のコンデンサ（8,11,26）以外の前記回路素子は、LSI
に内蔵されていることを特徴としている。
「作用」 入力EFM信号のレベルが高い場合、これを二値信号を
考えると、デューティ比の高い信号になる。従って、第
１のインバータの出力信号のデューティ比は低く、第２
のインバータの出力信号のデューティ比は高くなるか
ら、第１の平滑手段の出力レベルは低く、第２の平滑手
段の出力レベルは高くなる。
考えると、デューティ比の高い信号になる。従って、第
１のインバータの出力信号のデューティ比は低く、第２
のインバータの出力信号のデューティ比は高くなるか
ら、第１の平滑手段の出力レベルは低く、第２の平滑手
段の出力レベルは高くなる。
ここで、クロック信号によって第１及び第３の電界効
果トランジスタがオン状態に設定されると、第３のイン
バータの入出力端子間が短絡される結果、第３のインバ
ータの入力レベルがスレッショルドレベルになる。従っ
て、小容量コンデンサの両端には、スレッショルドレベ
ルと第１の平滑手段の出力レベルの差に等しい電圧が現
れる。
果トランジスタがオン状態に設定されると、第３のイン
バータの入出力端子間が短絡される結果、第３のインバ
ータの入力レベルがスレッショルドレベルになる。従っ
て、小容量コンデンサの両端には、スレッショルドレベ
ルと第１の平滑手段の出力レベルの差に等しい電圧が現
れる。
次に、クロック信号の反転信号によって第２および第
４の電界効果トランジスタがオン状態になると、第３の
インバータの入力レベルが、第２の平滑手段の出力レベ
ルと小容量コンデンサの両端の電圧との合計に等しくな
る。ここで、第２の平滑手段の出力レベルは高いから、
第３のインバータの入力レベルはスレッショルドレベル
よりも高くなり、第３のインバータから“0"信号が出力
される。
４の電界効果トランジスタがオン状態になると、第３の
インバータの入力レベルが、第２の平滑手段の出力レベ
ルと小容量コンデンサの両端の電圧との合計に等しくな
る。ここで、第２の平滑手段の出力レベルは高いから、
第３のインバータの入力レベルはスレッショルドレベル
よりも高くなり、第３のインバータから“0"信号が出力
される。
この“0"信号は、第４の電界効果トランジスタを介し
て第３のコンデンサに印加されるから、第３のコンデン
サが放電され、第３の抵抗を介して入力EFM信号のレベ
ルが下げられる。
て第３のコンデンサに印加されるから、第３のコンデン
サが放電され、第３の抵抗を介して入力EFM信号のレベ
ルが下げられる。
一方、入力EFM信号のレベルが低い場合には、第２の
平滑回路の出力レベルは低いから、第３のインバータか
ら“1"信号が出力され、第３の抵抗を介して入力EFM信
号のレベルが上昇される。
平滑回路の出力レベルは低いから、第３のインバータか
ら“1"信号が出力され、第３の抵抗を介して入力EFM信
号のレベルが上昇される。
これによって、入力EFM信号のレベルは、第１および
第２の平滑回路の出力レベルが等しくなるように制御さ
れる。
第２の平滑回路の出力レベルが等しくなるように制御さ
れる。
「実施例」 以下図面を参照して、この発明の実施例について説明
する。
する。
第１図は、この発明の一実施例の構成を示す回路図で
ある。なお、図において、前述の第２図の各部と対応す
る部分には、同一の符号を付し、その説明を省略する。
ある。なお、図において、前述の第２図の各部と対応す
る部分には、同一の符号を付し、その説明を省略する。
第１図において、20,21は、電界効果トランジスタ
（以下FETという）であり、各々のドレインに電圧Vaお
よびVbが供給されるようになっている。FET20、21のソ
ースは共にコンデンサ22の一端に接続されており、コン
デンサ22の他端は、インバータ23の入力端およびFET24
のドレインに接続されている。インバータ23の出力端
は、FET24のソースに接続されるとともにFET25のドレイ
ンに接続され、FET25のソースはコンデンサ26に一端に
接続されるとともに、抵抗14の一端に接続されている。
また、コンデンサ26の他端は接地されている。上記構成
において、FET20,24はゲートにクロック信号φが供給さ
れ、FET21,25はゲートにクロック信号が供給されるよ
うになっている。クロック信号はφの反転信号であ
り、このため、FET20,24とFET21,25とは相補的にオン／
オフするようになっている。上記構成においては、コン
デンサ8,11,26以外は、CMOS（Conplementary Metal Oxi
de Semiconductor）によって構成されている。これはコ
ンデンサ8,11,26については、時定数を大きくとる関係
上大容量とする必要があるため、外付け部品となるが、
他の部分については、スイッチング素子（FET）、低容
量コンデンサ、およびロジック素子であるため、LSI化
が容易だからである。
（以下FETという）であり、各々のドレインに電圧Vaお
よびVbが供給されるようになっている。FET20、21のソ
ースは共にコンデンサ22の一端に接続されており、コン
デンサ22の他端は、インバータ23の入力端およびFET24
のドレインに接続されている。インバータ23の出力端
は、FET24のソースに接続されるとともにFET25のドレイ
ンに接続され、FET25のソースはコンデンサ26に一端に
接続されるとともに、抵抗14の一端に接続されている。
また、コンデンサ26の他端は接地されている。上記構成
において、FET20,24はゲートにクロック信号φが供給さ
れ、FET21,25はゲートにクロック信号が供給されるよ
うになっている。クロック信号はφの反転信号であ
り、このため、FET20,24とFET21,25とは相補的にオン／
オフするようになっている。上記構成においては、コン
デンサ8,11,26以外は、CMOS（Conplementary Metal Oxi
de Semiconductor）によって構成されている。これはコ
ンデンサ8,11,26については、時定数を大きくとる関係
上大容量とする必要があるため、外付け部品となるが、
他の部分については、スイッチング素子（FET）、低容
量コンデンサ、およびロジック素子であるため、LSI化
が容易だからである。
上記構成においてクロック信号φが“1"レベルのとき
は、FET20,24がオン状態となる。FET24がオン状態とな
ると、インバータ23の入出力端間がショートされ、これ
により、CMOSの性質上インバータ23の入力端がスレショ
ルドレベルとなる。また、FET20がオン状態となると、
コンデンサ22の一端には電圧Vaが印加される。この結
果、コンデンサ22の一端の電位がVaとなり、他端の電圧
がスレッショルドレベルVsとなる。今、このときのコン
デンサ22の両端電圧をVdとすると、 Vd＝Vs−Va ……式（１） となる。
は、FET20,24がオン状態となる。FET24がオン状態とな
ると、インバータ23の入出力端間がショートされ、これ
により、CMOSの性質上インバータ23の入力端がスレショ
ルドレベルとなる。また、FET20がオン状態となると、
コンデンサ22の一端には電圧Vaが印加される。この結
果、コンデンサ22の一端の電位がVaとなり、他端の電圧
がスレッショルドレベルVsとなる。今、このときのコン
デンサ22の両端電圧をVdとすると、 Vd＝Vs−Va ……式（１） となる。
次に、クロック信号が“1"レベルになると、FET21,
25がオン状態になり、FET20,24がオフ状態となる。FET2
4がオフ状態となると、コンデンサ22の他端はインバー
タ23の入力端にのみ接続される状態となる。この場合、
インバータ23の入力端のインビーダンスは極めて高いか
ら、コンデンサ22の他端はほぼオープン状態となる。従
って、電圧Vdは式（１）に示す値のまま保持される。
25がオン状態になり、FET20,24がオフ状態となる。FET2
4がオフ状態となると、コンデンサ22の他端はインバー
タ23の入力端にのみ接続される状態となる。この場合、
インバータ23の入力端のインビーダンスは極めて高いか
ら、コンデンサ22の他端はほぼオープン状態となる。従
って、電圧Vdは式（１）に示す値のまま保持される。
また、FET21がオン状態となると、コンデンサ22の一
端に電圧Vbが印加され、これにより、コンデンサ22の他
端の電位は、 Vd＋Vb＝Vs−Va＋Vb ……式（２） となる。式（２）から明らかなように、電圧Vbの方が電
圧Vaより大きければ、コンデンサ22の他端の電位はスレ
ッショルドレベルVsを上回り、二値信号として考えると
“1"信号になる。一方、電圧Vbの方が電圧Vaより小さけ
れば、コンデンサ22の他端の電位はスレショルドレベル
Vsを下回り、二値信号として考えると“0"信号になる。
したがって、インバータ23の出力信号は、Vb＞Vaのとき
は、“0"信号となり、Vb＜Vaのときは“1"信号となる。
そして、クロック信号が“1"のときは、インバータ23
の出力端がFET25を介してコンデンサ26の一端に接続さ
れた状態となるから、コンデンサ26には充電または放電
が行われる。いずれが行われるかは電圧Va,Vbの大小に
よって決まり、すなわち、Vb＞Vaのときは充電が行わ
れ、Vb＜Vaのときは放電が行われる。この場合の充放電
の時定数は、コンデンサ26の容量とFET25のオン抵抗に
よって決まり、この時定数に従ってインバータ23の出力
信号は平滑される。したがって、コンデンサ26の一端に
は、充電電荷と放電期間によって定まる直流電圧が得ら
れる。この直流電圧は、抵抗14を介して入力EFM信号に
重畳される。次に、クロック信号が“0"信号となる
と、FET25がオフとなる。また、インバータ３および入
力端１側のインピーダンスは高いからコンデンサ26はオ
ープン状態となる。この結果、FET25がオフとなる直前
のコンデンサ26の一端の電位Vcが保持される。
端に電圧Vbが印加され、これにより、コンデンサ22の他
端の電位は、 Vd＋Vb＝Vs−Va＋Vb ……式（２） となる。式（２）から明らかなように、電圧Vbの方が電
圧Vaより大きければ、コンデンサ22の他端の電位はスレ
ッショルドレベルVsを上回り、二値信号として考えると
“1"信号になる。一方、電圧Vbの方が電圧Vaより小さけ
れば、コンデンサ22の他端の電位はスレショルドレベル
Vsを下回り、二値信号として考えると“0"信号になる。
したがって、インバータ23の出力信号は、Vb＞Vaのとき
は、“0"信号となり、Vb＜Vaのときは“1"信号となる。
そして、クロック信号が“1"のときは、インバータ23
の出力端がFET25を介してコンデンサ26の一端に接続さ
れた状態となるから、コンデンサ26には充電または放電
が行われる。いずれが行われるかは電圧Va,Vbの大小に
よって決まり、すなわち、Vb＞Vaのときは充電が行わ
れ、Vb＜Vaのときは放電が行われる。この場合の充放電
の時定数は、コンデンサ26の容量とFET25のオン抵抗に
よって決まり、この時定数に従ってインバータ23の出力
信号は平滑される。したがって、コンデンサ26の一端に
は、充電電荷と放電期間によって定まる直流電圧が得ら
れる。この直流電圧は、抵抗14を介して入力EFM信号に
重畳される。次に、クロック信号が“0"信号となる
と、FET25がオフとなる。また、インバータ３および入
力端１側のインピーダンスは高いからコンデンサ26はオ
ープン状態となる。この結果、FET25がオフとなる直前
のコンデンサ26の一端の電位Vcが保持される。
そして、Vb＞Vaとなっている状態が継続しているとき
は、コンデンサ26はクロック信号が“1"となっている
期間に放電を行うので、インバータ３の入力端に重畳さ
れる電位Vcは下降していき、この結果、入力EFM信号の
レベルが下降する。入力EFM信号のレベルが下降する
と、インバータ３の出力信号のデューティが増加し、イ
ンバータ４のデューティが減少する。これにより、電圧
Vaが上昇し、電圧Vbが下降していく。
は、コンデンサ26はクロック信号が“1"となっている
期間に放電を行うので、インバータ３の入力端に重畳さ
れる電位Vcは下降していき、この結果、入力EFM信号の
レベルが下降する。入力EFM信号のレベルが下降する
と、インバータ３の出力信号のデューティが増加し、イ
ンバータ４のデューティが減少する。これにより、電圧
Vaが上昇し、電圧Vbが下降していく。
一方、Vb＜Vaとなっている状態が継続すると、コンデ
ンサ26にはクロック信号が“1"となっている期間にお
いて充電が行われるからインバータ３の入力端に重畳さ
れる電位Vcは上昇していき、この結果、入力EFM信号の
レベルが上昇する。したがって、上記の場合と逆に、電
圧Vaが下降し、電圧Vbが上昇していく。
ンサ26にはクロック信号が“1"となっている期間にお
いて充電が行われるからインバータ３の入力端に重畳さ
れる電位Vcは上昇していき、この結果、入力EFM信号の
レベルが上昇する。したがって、上記の場合と逆に、電
圧Vaが下降し、電圧Vbが上昇していく。
以上の動作により、電圧VaとVbとが著しくなるように
回路が動作する。そして、これらの電圧Va,Vbが等しく
なったときは、電位Vcがインバータ３のしきい値に等し
くなり、出力EFM信号のデューティが50％となる。
回路が動作する。そして、これらの電圧Va,Vbが等しく
なったときは、電位Vcがインバータ３のしきい値に等し
くなり、出力EFM信号のデューティが50％となる。
「発明の効果」 以上説明したように、この発明によれば、演算増幅器
を使用することが不要になり、スイッチング素子、イン
バータ等によって回路の大部分を構成することができる
から、回路のLSI化を図ることができる。
を使用することが不要になり、スイッチング素子、イン
バータ等によって回路の大部分を構成することができる
から、回路のLSI化を図ることができる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図は従来のEFMコンパレータの構成を示す回路図であ
る。 ３……インバータ（第１のインバータ）、４……インバ
ータ（第２のインバータ）、７……抵抗（第１の抵
抗）、８……コンデンサ（第１のコンデンサ）、10……
抵抗（第２の抵抗）、11……コンデンサ（第２のコンデ
ンサ）、14……抵抗（第３の抵抗）、20……FET（第１
の電界効果トランジスタ）、21……FET（第２の電界効
果トランジスタ）、22……コンデンサ（小容量コンデン
サ）、23……インバータ（第３のインバータ）、24……
FET（第３の電界効果トランジスタ）、25……FET（第４
の電界効果トランジスタ）、26……コンデンサ（第３の
コンデンサ）
図は従来のEFMコンパレータの構成を示す回路図であ
る。 ３……インバータ（第１のインバータ）、４……インバ
ータ（第２のインバータ）、７……抵抗（第１の抵
抗）、８……コンデンサ（第１のコンデンサ）、10……
抵抗（第２の抵抗）、11……コンデンサ（第２のコンデ
ンサ）、14……抵抗（第３の抵抗）、20……FET（第１
の電界効果トランジスタ）、21……FET（第２の電界効
果トランジスタ）、22……コンデンサ（小容量コンデン
サ）、23……インバータ（第３のインバータ）、24……
FET（第３の電界効果トランジスタ）、25……FET（第４
の電界効果トランジスタ）、26……コンデンサ（第３の
コンデンサ）
Claims (1)
- 【請求項１】入力EFM信号に直流成分を重畳し、この重
畳された信号と所定のしきい値との比較によってデュー
ティー約50％の矩形波を作成して出力するEFM信号用波
形整形回路において、 前記入力EFM信号を入力信号とする第１のインバータ
（３）と、 前記第１のインバータ（３）の出力信号を反転して出力
する第２のインバータ（４）と、 前記第１のインバータ（３）の出力を平滑する第１の抵
抗（７）および第１のコンデンサ（８）からなる第１の
平滑回路と、 前記第２のインバータ（４）の出力を平滑する第２の抵
抗（10）および第２のコンデンサ（11）からなる第２の
平滑回路と、 前記第１の平滑回路の出力を入力し、第１のクロック信
号に基づいて出力をオン・オフする第１の電界効果トラ
ンジスタ（20）と、 前記第２の平滑回路の出力を入力し、第１のクロック信
号と位相反転する第２のクロック信号に基づいて出力を
オン・オフする第２の電界効果トランジスタ（21）と、 一端が前記第１の電界効果トランジスタ（20）の出力端
および前記第２の電界効果トランジスタ（21）の出力端
に接続される小容量コンデンサ（22）と、 入力端が前記小容量コンデンサ（22）の他端に接続され
る第３のインバータ（23）と、 前記第３のインバータ（23）の入出力端間を前記第１の
クロック信号に基づいて断続する第３の電界効果トラン
ジスタ（24）と、 前記第３のインバータ（23）の出力を入力し、前記第２
のクロック信号に基づいて出力をオン・オフする第４の
電界効果トランジスタ（25）と、 前記第４の電界効果トランジスタ（25）のオン抵抗と第
３のコンデンサ（26）の容量とによって、前記第３のイ
ンバータ（23）の出力を平滑する第３の平滑回路と、 前記第３の平滑回路の出力直流成分を前記入力EFM信号
に重畳する第３の抵抗（14）とからなり、 少なくとも第１〜第３のコンデンサ（8,11,26）以外の
前記回路素子は、LSIに内蔵されていることを特徴とす
るEFM信号用波形整形回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225454A JP2650354B2 (ja) | 1988-09-08 | 1988-09-08 | Ｅｆｍ信号用波形整形回路 |
| US07/403,826 US5025173A (en) | 1988-09-08 | 1989-09-07 | EFM-signal comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225454A JP2650354B2 (ja) | 1988-09-08 | 1988-09-08 | Ｅｆｍ信号用波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0273712A JPH0273712A (ja) | 1990-03-13 |
| JP2650354B2 true JP2650354B2 (ja) | 1997-09-03 |
Family
ID=16829603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63225454A Expired - Fee Related JP2650354B2 (ja) | 1988-09-08 | 1988-09-08 | Ｅｆｍ信号用波形整形回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5025173A (ja) |
| JP (1) | JP2650354B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7238647B2 (ja) * | 2019-07-08 | 2023-03-14 | オムロン株式会社 | 信号処理装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3883756A (en) * | 1973-12-27 | 1975-05-13 | Burroughs Corp | Pulse generator with automatic timing adjustment for constant duty cycle |
| JPS5544284A (en) * | 1978-09-25 | 1980-03-28 | Mitsubishi Electric Corp | Voltage comparison circuit |
| JPS577627A (en) * | 1980-06-17 | 1982-01-14 | Sony Corp | Waveform shaping circuit for code signal |
| EP0077075B1 (en) * | 1981-10-14 | 1986-07-16 | Hitachi, Ltd. | Digital player for reproducing a digital signal sequence |
| JPS59149416A (ja) * | 1983-02-16 | 1984-08-27 | Hitachi Ltd | 波形整形回路 |
| JPS63290046A (ja) * | 1987-05-21 | 1988-11-28 | Pioneer Electronic Corp | パルス幅ひずみ補正回路 |
-
1988
- 1988-09-08 JP JP63225454A patent/JP2650354B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-07 US US07/403,826 patent/US5025173A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5025173A (en) | 1991-06-18 |
| JPH0273712A (ja) | 1990-03-13 |
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