JP3593261B2 - ヒステリシスコンパレータ回路、及び波形発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、出力電圧レベルがロウレベルからハイレベルに切り替える入力電圧しきい値と、出力レベルがハイレベルからロウレベルに切り替える入力電圧しきい値とが異なるようにしたヒステリシスコンパレータ回路、波形発生回路に関し、特に、PWM(Pulse Width Modulation)方式を用いたDC/DCコンバータに用いる三角波信号の生成に好適なヒステリシスコンパレータ回路、及びこのようなヒステリシスコンパレータ回路を使用した波形発生回路に関する。
【0002】
【従来の技術】
従来この種のヒステリシスコンパレータ回路としては、例えば、実開平6−86083号公報(第1従来技術)に示すようなものがある。
【0003】
すなわち、第1従来技術は、入力信号が入力される第1の入力端子と、入力信号のレベルと比較すべき第1のしきい値電圧が直接入力されるとともに第1のしきい値電圧より低い第2のしきい値電圧がスイッチ素子を介して入力される第2の入力端子とを有するコンパレータをそなえ、第2のしきい値電圧はコンパレータの出力電圧が所定レベルとなっているときスイッチ素子を介して第2の入力端子に入力され、このときには第2のしきい値電圧が第1のしきい値電圧に優先して第2の入力端子にとり込まれる回路構成となっていた。
【0004】
このような第1従来技術のヒステリシスコンパレータ回路10Aを備えた波形発生回路及び波形発生回路の回路を図5に示す(第2従来技術)。
【0005】
図5に示す第2従来技術におけるヒステリシスコンパレータ回路10Aでは、抵抗素子R1,R2,R3の抵抗分圧比R1:R2:R3を変化させることで、コンパレータCMPの基準電圧VMにヒステリシス特性を発生させていた。
【0006】
例えば、抵抗分圧比R1:R2:R3の値を3:1:2、基準電圧源Vrefの値を1.8Vdcとすると、電流I1は、
I1=Vref×t1/{(R1+R2+R3)×t}+Vref×t2/{(R1+R2)×t},
t=t1+t2
となる。ここで、t1はTr1がONの時間であり、t2はTr1がOFFの時間である。
【0007】
このため、Tr1がOFFの時のコンパレータCMPの基準電圧VMは、
VM=Vref×(R2+R3)/(R1+R2+R3)=1.8×3/6=0.9V
となる。
【0008】
一方、Tr1がONの時のコンパレータCMPの基準電圧VMは、
VM=Vref×R2/(R1+R2)=1.8×1/4=0.45V
となる。これから、ヒステリシスは、0.45(=0.9−0.45)Vとなる。
【0009】
また第1従来技術のヒステリシスコンパレータ回路10Aを備えた波形発生回路及び波形発生回路では、ヒステリシスコンパレータ回路10Aの後段に接続されている定電流充放電回路20A(Tr2,Tr3,C1)あるいは積分回路(不図示)との組み合わせで、波形発生回路を構成していた。
【0010】
【発明が解決しようとする課題】
しかしながら、このような従来のヒステリシスコンパレータ回路、及び波形発生回路では、抵抗分圧比R1:R2:R3を使った基準電圧源Vrefでは、例えば、抵抗素子R1,R2,R3に、抵抗素子R1,R2,R3の抵抗値の総和が1MΩ程度が用いられていたため、常時、抵抗素子R1,R2,R3に電流I1が流れ続けてしまう欠点があった。
【0011】
また、抵抗素子R1,R2,R3に流れる電流I1を抑制するためには、抵抗素子R1,R2,R3の抵抗値を大きな値に設定する必要があるが、この場合、抵抗分圧回路(R1,R2,R3)の出力はハイインピーダンスになってしまい、その結果、急峻な電源変動等に対して不安定になるという問題点があった。
【0012】
このようなヒステリシスコンパレータ回路10Aを内蔵した波形発生回路あるいは波形発生回路を用いたDC/DCコンバータは直流電圧レベルの変換(すなわち、昇圧変換、降圧変換、または極性逆転変換)を目的とするが、昇圧変換、降圧変換、または極性逆転変換の電力変換効率も重要な特性である。特に、DC/DCコンバータに接続される負荷が例えばCPUであって、このCPUがスリープモードに入った場合などを考えると、DC/DCコンバータの電力変換効率がDC/DCコンバータ回路自身で消費される電力に大きく影響されてしまう結果、電力変換効率がダウンしてしまうといった問題点があった。
【0013】
本発明は、このような従来の問題点を解決することを課題としており、特に、DC/DCコンバータ回路自身で消費する電力の低減化を企図し、DC/DCコンバータにおける軽負荷時の電力変換効率の向上を図ることを目的としている。
【0014】
【課題を解決するための手段】
上記課題を解決するため成された請求項1に記載の発明は、一定の電圧を発生する基準電圧源と接地電位との間に直列に接続され外部信号に応じてON/OFF可能な第1乃至第3のスイッチング素子と、当該第1スイッチング素子と当該第2スイッチング素子との接続点と接地電位との間に接続された第1のコンデンサ、及び当該第2スイッチング素子と当該第3スイッチング素子との接続点と接地電位との間に接続された第2のコンデンサとを備え、当該第1スイッチング素子の一端が当該基準電圧源に接続され、当該第1スイッチング素子の他端が当該第2スイッチング素子の一端に接続され、当該第2スイッチング素子の他端が当該第3スイッチング素子の一端に接続され、当該第3スイッチング素子の他端が接地電位に接続されたヒステリシス電位発生回路と、前記第1スイッチング素子及び前記第3スイッチング素子を同時にON/OFFするための前記外部信号である第1のスイッチング信号を当該第1スイッチング素子及び当該第3スイッチング素子に出力すると共に、当該第1スイッチング素子及び当該第3スイッチング素子と異なるタイミングで前記第2スイッチング素子をON/OFFするための前記外部信号である第2のスイッチング信号を当該第2スイッチング素子に出力するスイッチ駆動回路とを有する回路構成としたヒステリシスコンパレータ回路である。
【0015】
請求項1に記載の発明によれば、ヒステリシス電位発生回路を、一定の電圧を発生する基準電圧源と接地電位との間に直列に接続され外部信号に応じてON/OFF可能な第1乃至第3のスイッチング素子と、第1スイッチング素子と第2スイッチング素子との接続点と接地電位との間に接続された第1のコンデンサ、及び第2スイッチング素子と第3スイッチング素子との接続点と接地電位との間に接続された第2のコンデンサとで構成することにより、従来用いていた抵抗をキャパシタンスに変更できるようになる。その結果、第1コンデンサと第2コンデンサのキャパシタンスの容量比に基づいて基準電圧を変化させたヒステリシス特性を持ったヒステリシスコンパレータ回路を実現できるようになる。
【0016】
更に加えて、抵抗素子に代えてキャパシタンス(第1コンデンサと第2コンデンサ)を利用することにより、キャパシタンスによって消費される電力を、キャパシタンスに充放電される電荷量によって決めることができるようになり、その結果、従来は抵抗素子に常時流れていた電流を大幅に低減することができるようになる。
【0017】
すなわち、このようなヒステリシスコンパレータ回路を、DC/DCコンバータの波形発生回路に応用することにより、DC/DCコンバータの軽負荷時の変換効率の向上を図ることができるようになる。
【0018】
またスイッチ駆動回路を設けることにより、第1スイッチング素子と第2スイッチング素子と第3スイッチング素子とが同時にONするようなケースを回避できるようになり、その結果、コンパレータの基準電圧が降下してしまうようなケースを回避できるようになる。
【0019】
請求項2に記載の発明は、請求項1に記載のヒステリシスコンパレータ回路において、前記第1乃至第3スイッチング素子が、nチャネルMOSトランジスタで構成されている回路構成としたヒステリシスコンパレータ回路である。
【0020】
請求項2に記載の発明によれば、請求項1に記載の効果に加えて、第1乃至第3スイッチング素子をnチャネルMOSトランジスタで構成することにより集積回路化が可能となる結果、小型でかつ高変換効率を備えたDC/DCコンバータICを実現することができる。
【0021】
請求項3に記載の発明は、請求項1に記載のヒステリシスコンパレータ回路において、前記第1乃至第3スイッチング素子が、nチャネルMOSトランジスタとpチャネルMOSトランジスタとで構成されるトランスミッション回路で構成されている回路構成としたヒステリシスコンパレータ回路である。
【0022】
請求項3に記載の発明によれば、請求項2に記載の効果と同様の効果を奏する。
【0023】
請求項4に記載の発明は、一定の電圧を発生する基準電圧源と電源電位との間に直列に接続され外部信号に応じてON/OFF可能な第1乃至第3のスイッチング素子と、当該第3スイッチング素子と当該第2スイッチング素子との接続点と電源電位との間に接続された第1のコンデンサ、及び当該第2スイッチング素子と当該第1スイッチング素子との接続点と電源電位との間に接続された第2のコンデンサとを備え、当該第3スイッチング素子の一端が当該基準電圧源に接続され、当該第3スイッチング素子の他端が当該第2スイッチング素子の一端に接続され、当該第2スイッチング素子の他端が当該第1スイッチング素子の一端に接続され、当該第1スイッチング素子の他端が電源電位に接続されたヒステリシス電位発生回路と、前記第1スイッチング素子及び前記第3スイッチング素子を同時にON/OFFするための前記外部信号である第1のスイッチング信号を当該第1スイッチング素子及び当該第3スイッチング素子に出力すると共に、当該第1スイッチング素子及び当該第3スイッチング素子と異なるタイミングで前記第2スイッチング素子をON/OFFするための前記外部信号である第2のスイッチング信号を当該第2スイッチング素子に出力するスイッチ駆動回路とを有するヒステリシスコンパレータ回路である。
【0024】
請求項4に記載の発明によれば、請求項1に記載の効果に加えて、極性を反転した回路構成においても、小型でかつ高変換効率を備えたDC/DCコンバータICを実現することができるようになる。
【0025】
請求項5に記載の発明は、請求項1乃至4のいずれか一項に記載のヒステリシスコンパレータ回路において、前記第1乃至第3スイッチング素子のタイミングがすべて同時にON状態にならないように、前記第1スイッチング信号と前記第2スイッチング信号とのタイミングをずらした回路構成としたヒステリシスコンパレータ回路である。
【0026】
請求項5に記載の発明によれば、請求項1乃至4のいずれか一項に記載の効果に加えて、第1スイッチング素子と第2スイッチング素子と第3スイッチング素子とが同時にONするようなケースを回避できるようになり、その結果、コンパレータの基準電圧が降下してしまうようなケースを回避できるようになる。
【0027】
請求項6に記載の発明は、請求項1乃至5のいずれか一項に記載のヒステリシスコンパレータ回路と定電流充放電回路とから成る回路構成の波形発生回路である。
【0028】
請求項6に記載の発明によれば、請求項1乃至5のいずれか一項に記載の効果に加えて、小型でかつ高変換効率を備えた波形波発生回路ICを実現することができる。
【0029】
【発明の実施の形態】
図1は、本発明のヒステリシスコンパレータ回路10、及びこれを用いた波形発生回路100及び波形発生回路200の一実施形態である。図3は、図1のヒステリシスコンパレータ回路10、及びこれを用いた波形発生回路100及び波形発生回路200の各出力波形のタイミングチャートである。
【0030】
図1のヒステリシスコンパレータ回路10、定電流充放電回路20、基準電圧源(基準電圧=Vref)30は、ポリシリコンを用いたCMOSプロセスを用いてシリコン半導体基板上に形成される、nチャネルMOSトランジスタ、pチャネルMOSトランジスタ、抵抗素子、コンデンサ等で構成され、波形発生回路100あるいは波形発生回路200としてIC化(集積化)された素子形態となっている。
【0031】
基準電圧源30は、例えば、飽和結線されたnチャネルMOSトランジスタ(NMOS)による従前の定電圧回路によって実現可能である。
【0032】
ヒステリシスコンパレータ回路10は、ヒステリシス電位発生回路40、スイッチ駆動回路50、ヒステリシスコンパレータ(CMP)11、定電流源16,17、インバータ素子12,13等を中心とするハードウェア構成となっている。
【0033】
ヒステリシスコンパレータ(CMP)11は、出力電圧レベルがロウレベル(論理値)からハイレベル(論理値)に切り替える入力電圧しきい値VMと、この出力レベルがハイレベルからロウレベルに切り替える入力電圧しきい値VMとが異なるように設定されている。またその出力は、縦続接続されたインバータ素子12,13を介して定電流充放電回路20(後述する、pチャネルMOSFEtTr2とnチャネルMOSFEtTr3のゲート端子)に出力されるように接続されている。
【0034】
定電流充放電回路20は、pチャネルMOSFEtTr2とnチャネルMOSFEtTr3とは、ゲートを共通にインバータ素子13の出力端子に接続された状態で、電源電位VDD−接地電位GND間にカスコード接続され、ゲートに出力されるヒステリシスコンパレータ回路10の出力信号に応じた三角波信号OUT1をpチャネルMOSFEtTr2のドレイン端子(nチャネルMOSFEtTr3のドレイン端子)から充放電コンデンサC1を介して出力する機能を有している。
【0035】
また定電流充放電回路20は、ヒステリシスコンパレータ回路10の出力信号に応じた三角波信号OUT1を出力するように構成されている。
【0036】
ヒステリシス電位発生回路40は、第1〜第3のスイッチング素子SW1,SW2,SW3、第1コンデンサC2、第2コンデンサC3を中心とするハードウェア構成となっており、一定の電圧を発生する基準電圧源30と接地電位GNDとの間に直列に接続され外部信号に応じてON/OFF可能である(図3)。
【0037】
具体的には、第1〜第3のスイッチング素子SW1,SW2,SW3は、基準電圧源30の電位Vrefと接地電位GND間にカスコード接続されている。具体的には、第1スイッチング素子SW1においては、一方の端子が基準電圧源30の電位Vrefに接続され他方の端子が第2スイッチング素子SW2の一方の端子に接続されている。第2スイッチング素子SW2においては、一方の端子が第1スイッチング素子SW1の他方の端子と第1コンデンサC2に接続され、他方の端子が第3スイッチング素子SW3の一方の端子と第2コンデンサC3とに接続されている。第3スイッチング素子SW3においては、一方の端子が第2スイッチング素子SW2の他方の端子と第2コンデンサC3に接続され、他方の端子が接地電位GNDに接続されている(図4参照)。
【0038】
以下の説明では、スイッチング素子SW2のON時間、スイッチング素子SW1,SW3のOFF時間をt1とし、スイッチング素子SW1,SW3のON時間、スイッチング素子SW2のOFF時間をt2とし、スイッチング時間t(第1スイッチング信号IN3,第2スイッチング信号IN4,三角波信号OUT1,方形波信号OUT2の各周期)をt1+t2とし、更にt1=t2(デューティ比50%)とする。
【0039】
図2は、図1のヒステリシスコンパレータ回路10の動作原理図である。
【0040】
図2(a)は第1スイッチング素子SW1と第3スイッチング素子SW3とが閉状態(ON状態、ON時間t2)となり、第2スイッチング素子SW2が開状態(OFF状態、OFF時間t2)となった際の充放電動作を示している。
【0041】
図2(a)に示すように、第1スイッチング素子SW1が閉状態(ON状態、ON時間t2)で基準電圧源30から消費電流I2が供給されると、第1コンデンサC2は充電動作を行う結果、電荷量Q2の電荷が充電される。また第2スイッチング素子SW2が開状態(OFF状態、OFF時間t2)となっており、かつ第3スイッチング素子SW3が閉状態(ON状態、ON時間t2)になっているので、第2コンデンサC3は放電動作を行う結果、電荷量Q3はゼロとなる。
【0042】
その結果、ヒステリシスコンパレータ11の(−)入力端子側の電位である基準電圧VMは、電位Vrefまで所定の時定数で上昇する(図3)。
【0043】
図2(b)は第1スイッチング素子SW1と第3スイッチング素子SW3とが開状態(OFF状態、OFF時間t1)となり、第2スイッチング素子SW2が閉状態(ON状態、ON時間t1)となった際の充放電動作を示している。
【0044】
図2(b)に示すように、第1スイッチング素子SW1が開状態(OFF状態、OFF時間t1)、第2スイッチング素子SW2が閉状態(ON状態、ON時間t1)、第3スイッチング素子SW3が開状態(OFF状態、OFF時間t1)となるので、基準電圧源30からの消費電流I2は遮断され、第1スイッチング素子SW1に蓄えられている充電電荷量Q2が第2スイッチング素子SW2(ON状態(ON時間t1))を介して第2コンデンサC3に供給される結果、第2スイッチング素子SW2は充電動作を実行し、図2(a)における電荷量Q2が、第1コンデンサC2と第2コンデンサC3とに分配されることになる。
【0045】
例えば、第1コンデンサC2と第2コンデンサC3とが同容量である場合、図2(a)における電荷量Q2が、第1コンデンサC2と第2コンデンサC3とに半分ずつ分配されることになり、その結果、ヒステリシスコンパレータ11の(−)入力端子側の電位である基準電圧VMは、電位Vrefの1/2まで所定の時定数で下降する。
【0046】
これにより、出力電圧レベルがロウレベルからハイレベルに切り替える入力電圧しきい値(基準電圧VM)と、出力レベルがハイレベルからロウレベルに切り替える入力電圧しきい値(基準電圧VM)とを、電位Vrefと電位Vrefの1/2とに設定したヒステリシス特性を備えたヒステリシスコンパレータ10を実現できる。
【0047】
図1において、ヒステリシス電位発生回路40は、一定の電圧を発生する基準電圧源30と接地電位GNDとの間に直列に接続され外部信号に応じてON/OFF可能な第1〜第3のスイッチング素子SW1,SW2,SW3(Tr4,Tr5,Tr6)、第1コンデンサC2、第2コンデンサC3を中心とするハードウェア構成となっている。
【0048】
本実施形態では、第1〜第3のスイッチング素子SW1,SW2,SW3を、各々、nチャネルMOSトランジスタTr4,Tr5,Tr6で実現している。
【0049】
具体的には、nチャネルMOSトランジスタTr4,Tr5,Tr6は、基準電圧源30の電位Vrefと接地電位GND間にカスコード接続されている。具体的には、nチャネルMOSトランジスタTr4においては、ドレイン端子が基準電圧源30の電位Vrefに接続されソース端子がnチャネルMOSトランジスタTr5のドレイン端子に接続されている。nチャネルMOSトランジスタTr5においては、ドレイン端子がnチャネルMOSトランジスタTr4のソース端子と第1コンデンサC2に接続され、ソース端子がnチャネルMOSトランジスタTr6のドレイン端子と第2コンデンサC3とに接続されている。nチャネルMOSトランジスタTr6においては、ドレイン端子がnチャネルMOSトランジスタTr5のソース端子と第2コンデンサC3に接続され、ソース端子が接地電位GNDに接続されている(図4)。
【0050】
第1コンデンサC2は、nチャネルMOSトランジスタTr4のソース端子とnチャネルMOSトランジスタTr5のドレイン端子との接続点(ここから基準電圧VMが出力される)と接地電位GNDとの間に接続されている。
【0051】
第2コンデンサC3は、nチャネルMOSトランジスタTr5のソース端子とnチャネルMOSトランジスタTr6のドレイン端子との接続点と接地電位GNDとの間に接続されている。
【0052】
また、nチャネルMOSトランジスタTr4のドレイン端子が基準電圧源30のVref側に接続され、nチャネルMOSトランジスタTr4のソース端子がnチャネルMOSトランジスタTr5のドレイン端子に接続され、nチャネルMOSトランジスタTr5のソース端子がnチャネルMOSトランジスタTr6のドレイン端子に接続され、nチャネルMOSトランジスタTr6のソース端子が接地電位GNDに接続された回路構成となっている。
【0053】
このようなヒステリシス電位発生回路40において、前述したように、nチャネルMOSトランジスタTr4が閉状態(ON状態、ON時間t2)で基準電圧源30から消費電流I2が供給されると、第1コンデンサC2は充電動作を行う結果、電荷量Q2の電荷が充電される。またnチャネルMOSトランジスタTr5が開状態(OFF状態、OFF時間t2)となっており、かつnチャネルMOSトランジスタTr6が閉状態(ON状態、ON時間t2)になっているので、第2コンデンサC3は放電動作を行う結果、電荷量Q3はゼロとなる。
【0054】
その結果、ヒステリシスコンパレータ11の(−)入力端子側の電位である基準電圧VMは、電位Vrefまで所定の時定数で上昇し、電位Vrefの電位を時間t2だけ維持する。(図3)。
【0055】
また前述したように、nチャネルMOSトランジスタTr4が開状態(OFF状態、OFF時間t1)、nチャネルMOSトランジスタTr5が閉状態(ON状態、ON時間t1)、nチャネルMOSトランジスタTr6が開状態(OFF状態、OFF時間t1)となるので、基準電圧源30からの消費電流I2は遮断され、第1コンデンサC2に蓄えられている充電電荷量Q2がnチャネルMOSトランジスタTr5(閉状態(ON状態、ON時間t1))を介して第2コンデンサC3に供給される結果、nチャネルMOSトランジスタTr5は、第2コンデンサC3に対し、充電動作を実行し、前述したように電荷量Q2が、第1コンデンサC2と第2コンデンサC3とに分配されることになる(図3)。
【0056】
ここで基準電圧VMは、
VM=Vref×C2/(C2+C3)
となる。充放電により消費される電流I2は、t1時間において発生し、t2時間では発生しない。このため、本発明では消費される消費電流I2は、
I2=(C2×dV1/dt+C3×dV2/dt)×(t1/t)
である。ここで、V1は第1コンデンサC2の充電電位、V2は第2コンデンサC2の充電電位、d/dtは時間微分演算子である。
【0057】
デューティ比を50%とするとt1/t=0.5となり、スイッチング周波数f=100kHzとするとdt1=dt2=5μsとなる。また、Vref=0.9Vとし、C2=C3=5pFである場合、dV1=dV2=0.45Vであるから、I2=0.45μAとなる。
一方、前述したように、従来技術の消費電流I2は、例えば、Vref=1.8V(>ヒステリシス電圧0.9V)、R1=300kΩ,R2=100kΩ,R3=200kΩとし、デューティ50%とすると消費電流I2は、3.75μAとなる。このような従来技術と比較しても、充分小さい値であると判断できる。これにより、DC/DCコンバータの軽負荷時の効率を改善することができるようになる。
【0058】
第1コンデンサC2=第2コンデンサC3である場合、図2(a)における電荷量Q2が、第1コンデンサC2と第2コンデンサC3とに半分ずつ分配されることになり、その結果、ヒステリシスコンパレータ11の(−)入力端子側の電位である基準電圧VMは、電位Vref(=0.9V)の1/2まで所定の時定数で下降し、電位Vrefの1/2の電位(=0.45V)を時間t1だけ維持する(図3)。
【0059】
これにより、出力電圧レベルがロウレベルからハイレベルに切り替える入力電圧しきい値(基準電圧VM)と、出力レベルがハイレベルからロウレベルに切り替える入力電圧しきい値(基準電圧VM)とを、電位Vrefと電位Vrefの1/2とに設定したヒステリシス特性を備えたヒステリシスコンパレータ10を実現できる。
【0060】
スイッチ駆動回路50は、第1スイッチング素子(インバータ素子)14、第2スイッチング素子(インバータ素子)15を中心とするハードウェア構成となっている。
【0061】
第1スイッチング素子(インバータ素子)14は、コンパレータ11の出力を受けて、nチャネルMOSトランジスタTr4及びnチャネルMOSトランジスタTr6を同時にON/OFFするための外部信号である第1スイッチング信号IN3(図3)をnチャネルMOSトランジスタTr4及びnチャネルMOSトランジスタTr6に出力するような機能を有している。具体的なタイミング回路は図4に後述する。
【0062】
一方、第2スイッチング素子(インバータ素子)15は、nチャネルMOSトランジスタTr4及びnチャネルMOSトランジスタTr6と異なるタイミングで、nチャネルMOSトランジスタTr5をON/OFFするための外部信号である第2スイッチング信号IN4(図3)をnチャネルMOSトランジスタTr5に出力するような機能を有している。具体的なタイミング回路は図4に後述する。
【0063】
図4は、図1のヒステリシスコンパレータ回路10におけるスイッチ駆動回路50の一実施形態を説明するための回路図である。
【0064】
スイッチ駆動回路50は、第1スイッチング素子(インバータ素子)14と第2スイッチング素子(インバータ素子)15とから構成され、nチャネルMOSトランジスタTr4〜Tr6のタイミングがすべて同時にON状態にならないように、第1スイッチング信号IN3と第2スイッチング信号IN4とのタイミングをずらした回路構成となっている。
【0065】
第1スイッチング素子14は、pチャネルMOSトランジスタとnチャネルMOSトランジスタとから構成されている。
【0066】
第1スイッチング素子14において、pチャネルMOSトランジスタのドレイン端子とnチャネルMOSトランジスタのドレイン端子とが抵抗素子R5を介して直列に接続され、pチャネルMOSトランジスタのゲート端子とnチャネルMOSトランジスタのゲート端子とが共通に方形波信号OUT2に接続され、pチャネルMOSトランジスタのソース端子が電源電位VDDに接続され、nチャネルMOSトランジスタのソース端子が接地電位GNDに接続され、nチャネルMOSトランジスタのドレイン端子がnチャネルMOSトランジスタTr4,Tr6のゲート端子に接続された回路構成となっている。
【0067】
同様に、第2スイッチング素子15は、pチャネルMOSトランジスタとnチャネルMOSトランジスタとから構成されている。
【0068】
第2スイッチング素子15において、pチャネルMOSトランジスタのドレイン端子とnチャネルMOSトランジスタのドレイン端子とが抵抗素子R4を介して直列に接続され、pチャネルMOSトランジスタのゲート端子とnチャネルMOSトランジスタのゲート端子とが共通に方形波信号OUT2の反転信号に接続され、pチャネルMOSトランジスタのソース端子が電源電位VDDに接続され、nチャネルMOSトランジスタのソース端子が接地電位GNDに接続され、nチャネルMOSトランジスタのドレイン端子がnチャネルMOSトランジスタTr5のゲート端子に接続された回路構成となっている。
【0069】
このような回路構成のスイッチ駆動回路50において、方形波信号OUT2が論理値Hに遷移した時(図3のt2の終了のタイミング)、第1スイッチング素子(インバータ素子)14のnチャネルMOSトランジスタがON状態に遷移し、pチャネルMOSトランジスタがOFF状態に遷移し、nチャネルMOSトランジスタのドレイン端子が論理値Lに即座に変化する。これに応じて、nチャネルMOSトランジスタTr4,Tr6が瞬間的にOFF状態に遷移する。同様の主旨で、第2スイッチング素子(インバータ素子)15のnチャネルMOSトランジスタがOFF状態に遷移し、pチャネルMOSトランジスタがON状態に遷移する。この遷移状態は、抵抗素子R4を介してnチャネルMOSトランジスタTr5にある時定数で伝達されるため、nチャネルMOSトランジスタTr5はこの時定数に従ってOFF状態からON状態に遷移する(図3の第2スイッチング信号IN4の立ち上がり)。この結果、Tr4,Tr5,Tr6のトランジスタの全てが同時にONしてしまうケースを回避できるようになる。
【0070】
一方、方形波信号OUT2が論理値Lに遷移した時(図3のt1の開始のタイミング)、第1スイッチング素子(インバータ素子)14のnチャネルMOSトランジスタがOFF状態に遷移し、pチャネルMOSトランジスタがON状態に遷移する。この遷移状態は、抵抗素子R5を介してnチャネルMOSトランジスタTr4,Tr6にある時定数で伝達されるため、nチャネルMOSトランジスタTr4,Tr6はこの時定数に従ってOFF状態からON状態に遷移する(図3の第1スイッチング信号IN3の立ち上がり)。同様の主旨で、第2スイッチング素子(インバータ素子)15のnチャネルMOSトランジスタがON状態に遷移し、pチャネルMOSトランジスタがOFF状態に遷移する。nチャネルMOSトランジスタのドレイン端子が論理値Lに即座に変化する。これに応じて、nチャネルMOSトランジスタTr5が瞬間的にOFF状態に遷移する。この結果、Tr4,Tr5,Tr6のトランジスタの全てが同時にONしてしまうケースを回避できるようになる。
【0071】
このようなスイッチ駆動回路50を設けることにより、nチャネルMOSトランジスタTr4とnチャネルMOSトランジスタTr5とnチャネルMOSトランジスタTr6とが同時にONするようなケースを回避できるようになり、その結果、コンパレータの基準電圧が降下してしまうようなケースを回避できるようになる。
【0072】
なお、前述のヒステリシスコンパレータ回路10において、一定の電圧を発生する基準電圧源Vrefと電源電位VDDとの間に直列に接続され外部信号に応じてON/OFF可能な第1乃至第3のスイッチング素子Tr4,Tr5,Tr6と、第3スイッチング素子Tr6と第2スイッチング素子Tr5との接続点と電源電位VDDとの間に接続された第1コンデンサC2C2、及び第2スイッチング素子Tr5と第1スイッチング素子Tr4との接続点と電源電位VDDとの間に接続された第2コンデンサC3とを備え、第3スイッチング素子Tr6の一端が基準電圧源Vrefに接続され、第3スイッチング素子Tr6の他端が第2スイッチング素子Tr5の一端に接続され、第2スイッチング素子Tr5の他端が第1スイッチング素子Tr4の一端に接続され、第1スイッチング素子Tr4の他端が電源電位VDDに接続されたヒステリシス電位発生回路と、第1スイッチング素子Tr4及び第3スイッチング素子Tr6を同時にON/OFFするための外部信号である第1のスイッチング信号を第1スイッチング素子Tr4及び第3スイッチング素子Tr6に出力すると共に、第1スイッチング素子Tr4及び第3スイッチング素子Tr6と異なるタイミングで第2スイッチング素子Tr5をON/OFFするための外部信号である第2のスイッチング信号を第2スイッチング素子Tr5に出力するスイッチ駆動回路とを有する回路構成も可能である。これにより、極性を反転した回路構成においても、小型でかつ高変換効率を備えたDC/DCコンバータICを実現することができるようになる。
【0073】
以上説明したように、本実施形態によれば、ヒステリシス電位発生回路40を、一定の電圧を発生する基準電圧源30と接地電位GNDとの間に直列に接続され外部信号に応じてON/OFF可能な第1〜第3のスイッチング素子SW1,SW2,SW3(Tr4,Tr5,Tr6)と、nチャネルMOSトランジスタTr4とnチャネルMOSトランジスタTr5との接続点と接地電位GNDとの間に接続された第1コンデンサC2、及びnチャネルMOSトランジスタTr5とnチャネルMOSトランジスタTr6との接続点と接地電位GNDとの間に接続された第2コンデンサC3とで構成することにより、従来用いていた抵抗をキャパシタンスに変更できるようになる。その結果、第1コンデンサC2と第2コンデンサC3のキャパシタンスの容量比に基づいて基準電圧を変化させたヒステリシス特性を持ったヒステリシスコンパレータ回路10を実現できるようになる。
【0074】
更に加えて、抵抗素子に代えてキャパシタンス(第1コンデンサC2と第2コンデンサC3のキャパシタンス)を利用することにより、キャパシタンスによって消費される電力を、キャパシタンスに充放電される電荷量によって決めることができるようになり、その結果、従来の常時抵抗素子に流れていた電流を大幅に低減することができるようになる。
【0075】
すなわち、このようなヒステリシスコンパレータ回路10を、DC/DCコンバータの波形発生回路100に応用することにより、DC/DCコンバータの軽負荷時の変換効率の向上を図ることができるようになる。
【0076】
またスイッチ駆動回路50を設けることにより、nチャネルMOSトランジスタTr4とnチャネルMOSトランジスタTr5とnチャネルMOSトランジスタTr6とが同時にONするようなケースを回避できるようになり、その結果、コンパレータの基準電圧が降下してしまうようなケースを回避できるようになる。
【0077】
【発明の効果】
従来用いていた抵抗をキャパシタンスに変更し、このキャパシタンスの容量比に基づいて基準電圧を変化させたヒステリシス特性を持ったヒステリシスコンパレータ回路を実現できるようになる。
【0078】
更に加えて、キャパシタンスを利用することにより、キャパシタンスによって消費される電力を、キャパシタンスに充放電される電荷量によって決めることができるようにり、その結果、従来の常時抵抗素子に流れていた電流を大幅に低減することができるようになる。
【0079】
このようなヒステリシスコンパレータ回路を、DC/DCコンバータの波形発生回路に応用することにより、DC/DCコンバータの軽負荷時の変換効率の向上を図ることができるようになる。
【図面の簡単な説明】
【図1】本発明のヒステリシスコンパレータ回路、及びこれを用いた波形発生回路及び波形発生回路の一実施形態である。
【図2】図1のヒステリシスコンパレータ回路の動作原理図であって、同図(a)は第1スイッチング素子と第3スイッチング素子とが閉状態となり、第2スイッチング素子が開状態となった際の充放電動作を示し、、同図(b)は第1スイッチング素子と第3スイッチング素子とが開状態となり、第2スイッチング素子が閉状態となった際の充放電動作を示している。
【図3】図1のヒステリシスコンパレータ回路、及びこれを用いた波形発生回路及び波形発生回路の各出力波形のタイミングチャートである。
【図4】図1のヒステリシスコンパレータ回路におけるスイッチ駆動回路の一実施形態を説明するための回路図である。
【図5】従来のヒステリシスコンパレータ回路、及びこれを用いた波形発生回路及び波形発生回路を説明するための回路図である。
【符号の説明】
10…ヒステリシスコンパレータ回路
20…定電流充放電回路
30…基準電圧源(Vref)
40…ヒステリシス電位発生回路
50…スイッチ駆動回路
100…波形発生回路
200…波形発生回路
C2…第1コンデンサ
C3…第2コンデンサ
GND…接地電位
IN3…第1スイッチング信号
IN4…第2スイッチング信号
OUT1…三角波信号
OUT2…方形波信号
SW1(Tr4)…第1スイッチング素子(nチャネルMOSトランジスタ)
SW2(Tr5)…第2スイッチング素子(nチャネルMOSトランジスタ)
SW3(Tr6)…第3スイッチング素子(nチャネルMOSトランジスタ)
Claims (6)
- 一定の電圧を発生する基準電圧源と接地電位との間に直列に接続され外部信号に応じてON/OFF可能な第1乃至第3のスイッチング素子と、当該第1スイッチング素子と当該第2スイッチング素子との接続点と接地電位との間に接続された第1のコンデンサ、及び当該第2スイッチング素子と当該第3スイッチング素子との接続点と接地電位との間に接続された第2のコンデンサとを備え、当該第1スイッチング素子の一端が当該基準電圧源に接続され、当該第1スイッチング素子の他端が当該第2スイッチング素子の一端に接続され、当該第2スイッチング素子の他端が当該第3スイッチング素子の一端に接続され、当該第3スイッチング素子の他端が接地電位に接続されたヒステリシス電位発生回路と、
前記第1スイッチング素子及び前記第3スイッチング素子を同時にON/OFFするための前記外部信号である第1のスイッチング信号を当該第1スイッチング素子及び当該第3スイッチング素子に出力すると共に、当該第1スイッチング素子及び当該第3スイッチング素子と異なるタイミングで前記第2スイッチング素子をON/OFFするための前記外部信号である第2のスイッチング信号を当該第2スイッチング素子に出力するスイッチ駆動回路とを有する
ことを特徴とするヒステリシスコンパレータ回路。 - 前記第1乃至第3スイッチング素子が、nチャネルMOSトランジスタで構成されている
ことを特徴とする請求項1に記載のヒステリシスコンパレータ回路。 - 前記第1乃至第3スイッチング素子が、nチャネルMOSトランジスタとpチャネルMOSトランジスタとで構成されるトランスミッション回路で構成されている
ことを特徴とする請求項1に記載のヒステリシスコンパレータ回路。 - 一定の電圧を発生する基準電圧源と電源電位との間に直列に接続され外部信号に応じてON/OFF可能な第1乃至第3のスイッチング素子と、当該第3スイッチング素子と当該第2スイッチング素子との接続点と電源電位との間に接続された第1のコンデンサ、及び当該第2スイッチング素子と当該第1スイッチング素子との接続点と電源電位との間に接続された第2のコンデンサとを備え、当該第3スイッチング素子の一端が当該基準電圧源に接続され、当該第3スイッチング素子の他端が当該第2スイッチング素子の一端に接続され、当該第2スイッチング素子の他端が当該第1スイッチング素子の一端に接続され、当該第1スイッチング素子の他端が電源電位に接続されたヒステリシス電位発生回路と、
前記第1スイッチング素子及び前記第3スイッチング素子を同時にON/OFFするための前記外部信号である第1のスイッチング信号を当該第1スイッチング素子及び当該第3スイッチング素子に出力すると共に、当該第1スイッチング素子及び当該第3スイッチング素子と異なるタイミングで前記第2スイッチング素子をON/OFFするための前記外部信号である第2のスイッチング信号を当該第2スイッチング素子に出力するスイッチ駆動回路とを有する
ことを特徴とするヒステリシスコンパレータ回路。 - 前記第1乃至第3スイッチング素子のタイミングがすべて同時にON状態にならないように、前記第1スイッチング信号と前記第2スイッチング信号とのタイミングをずらした
ことを特徴とする請求項1乃至4のいずれか一項に記載のヒステリシスコンパレータ回路。 - 請求項1乃至5のいずれか一項に記載のヒステリシスコンパレータ回路と定電流充放電回路とから成り、
前記定電流充放電回路は、前記ヒステリシスコンパレータ回路の出力信号に応じた三角波信号を出力するように構成されている
ことを特徴とする波形発生回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17476898A JP3593261B2 (ja) | 1998-06-22 | 1998-06-22 | ヒステリシスコンパレータ回路、及び波形発生回路 |
US09/342,163 US6163190A (en) | 1998-06-22 | 1999-06-16 | Hysteresis comparator circuit consuming a small current |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17476898A JP3593261B2 (ja) | 1998-06-22 | 1998-06-22 | ヒステリシスコンパレータ回路、及び波形発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000013198A JP2000013198A (ja) | 2000-01-14 |
JP3593261B2 true JP3593261B2 (ja) | 2004-11-24 |
Family
ID=15984340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17476898A Expired - Fee Related JP3593261B2 (ja) | 1998-06-22 | 1998-06-22 | ヒステリシスコンパレータ回路、及び波形発生回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6163190A (ja) |
JP (1) | JP3593261B2 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6300810B1 (en) * | 1999-02-05 | 2001-10-09 | United Microelectronics, Corp. | Voltage down converter with switched hysteresis |
US6275082B1 (en) * | 2000-03-06 | 2001-08-14 | Infineon Technologies Ag | Receiver with switched current feedback for controlled hysteresis |
US6232809B1 (en) * | 2000-06-30 | 2001-05-15 | Motorola, Inc. | Differential input comparator with double sided hysteresis |
US6377108B1 (en) * | 2000-08-28 | 2002-04-23 | Intel Corporation | Low jitter differential amplifier with negative hysteresis |
US6642764B2 (en) * | 2000-12-11 | 2003-11-04 | Acuid Corporation (Guernsey) Limited | High precision receiver with skew compensation |
US6563377B2 (en) * | 2001-10-09 | 2003-05-13 | Evenstar, Inc. | Class D switching audio amplifier |
JP4036070B2 (ja) * | 2002-09-26 | 2008-01-23 | 株式会社ジェイテクト | ヒステリシス特性設定装置 |
US7396913B2 (en) * | 2002-10-14 | 2008-07-08 | Abbott Laboratories | Erythropoietin receptor binding antibodies |
JP3971368B2 (ja) * | 2003-11-18 | 2007-09-05 | 株式会社東芝 | 信号強度検波回路およびそれを用いた増幅率制御システム。 |
US7256623B2 (en) * | 2004-03-15 | 2007-08-14 | Intersil Americas Inc. | Frequency programmable feed-forward oscillator and triangle wave generator |
US20060018902A1 (en) * | 2004-04-09 | 2006-01-26 | Reilly Edward B | Antibodies to erythropoietin receptor and uses thereof |
US20080038265A1 (en) * | 2004-04-09 | 2008-02-14 | Reilly Edward B | Antibodies to Erythropoietin Receptor and Uses Thereof |
US7812649B2 (en) * | 2004-12-17 | 2010-10-12 | Texas Instruments Incorporated | Low power, power on reset circuit with accurate supply voltage detection |
US7280000B2 (en) * | 2005-05-05 | 2007-10-09 | Infineon Technologies Ag | Apparatus and method for reducing power consumption within an oscillator |
JP2008041884A (ja) * | 2006-08-04 | 2008-02-21 | Rohm Co Ltd | 半導体集積回路およびそれを備えた電子機器 |
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US7583113B2 (en) * | 2006-12-04 | 2009-09-01 | Linear Technology Corporation | Sawtooth oscillator having controlled endpoints and methodology therefor |
DE102007016639B4 (de) * | 2007-04-05 | 2012-01-19 | Austriamicrosystems Ag | Oszillatoranordnung und Verfahren zum Bereitstellen eines Taktsignals |
JP6087670B2 (ja) * | 2013-03-08 | 2017-03-01 | 新日本無線株式会社 | パルス生成回路 |
EP3044863B1 (en) * | 2013-09-09 | 2021-01-20 | Texas Instruments Incorporated | Intrinsic comparator delay for output clamping circuit |
US9831831B2 (en) | 2016-01-28 | 2017-11-28 | Arm Limited | Integrated oscillator circuitry |
CN106559062B (zh) * | 2016-11-29 | 2019-08-30 | 青岛金思特电子有限公司 | 逻辑分析仪阈值电压调整电路 |
US10331103B2 (en) * | 2017-06-29 | 2019-06-25 | Lattice Semiconductor Corporation | Hysteresis control systems and methods for programmable logic devices |
US10601408B2 (en) * | 2018-04-13 | 2020-03-24 | Texas Instruments Incorporated | Low frequency oscillator with ultra-low short circuit current |
FR3082959A1 (fr) * | 2018-06-26 | 2019-12-27 | Stmicroelectronics (Rousset) Sas | Commande cyclique de cellules d'un circuit integre |
WO2020104891A1 (ja) | 2018-11-22 | 2020-05-28 | 株式会社半導体エネルギー研究所 | 半導体装置、蓄電装置、及び電子機器 |
WO2020128722A1 (ja) * | 2018-12-19 | 2020-06-25 | 株式会社半導体エネルギー研究所 | ヒステリシスコンパレータ、半導体装置、及び蓄電装置 |
US11545700B2 (en) | 2019-01-25 | 2023-01-03 | Ricoh Company, Ltd. | Power storage system with integrally formed voltage detecting field effect transistor and manufacturing method thereof |
CN110190814A (zh) * | 2019-06-04 | 2019-08-30 | 中国电子科技集团公司第二十四研究所 | 一种振荡电路及电子设备 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1203290A (en) * | 1982-04-28 | 1986-04-15 | Yoshio Shimizu | Signal comparing circuit |
US5463333A (en) * | 1991-12-31 | 1995-10-31 | Square D Company | Proximity switches |
JPH0686083A (ja) * | 1992-09-03 | 1994-03-25 | Fuji Photo Film Co Ltd | カラー画像データ転送方式 |
-
1998
- 1998-06-22 JP JP17476898A patent/JP3593261B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-16 US US09/342,163 patent/US6163190A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000013198A (ja) | 2000-01-14 |
US6163190A (en) | 2000-12-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040730 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040824 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040827 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120903 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |