JP2647619B2 - デジタルｖｔｒの映像データ処理方法およびその装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像（または画像）デ
ータをデジタル方式に記録し再生するデジタルＶＴＲ
（digital Video Tape Recorder）において映像データ
を処理する方式に関するもので、より具体的には高速で
再生（reproduction）動作が遂行される場合に、画像デ
ータができるだけ多く再生されるようにして鮮明な画面
を得るようにするための映像データ処理方法およびその
装置に関するものである。

【０００２】

【従来の技術】画像データをデジタル信号処理方式で記
録／再生するデジタルＶＴＲは、アナログＶＴＲに比べ
て技能的な面においての多様性と多くの長所を有してい
る反面、処理するべきデータの量が急増される問題点を
抱いている。したがって、放送用ＶＴＲよりは制限条件
が少ない家庭用デジタルＶＴＲでは、現在のアナログＶ
ＴＲで用いるテープを用いて記録と再生を行うようにな
らなければならないが、そのようにするためには記録す
るべきデータの量を減縮させるため、データを圧縮して
処理しなければならない。

【０００３】データを記録して再生する場合、必然的に
エラー（error）が発生することになるが、このように
データを圧縮して記録し再生する場合、データ量を減縮
しないで処理を行う場合より、エラーの発生による画質
の損傷はさらに甚だしくなる。したがって再生を行うと
き発生するエラーの影響を最少限に減らすための方法が
講じられなければならない。また、アナログＶＴＲにお
いてと同様に、デジタルＶＴＲにおいても高速再生がで
きるようにしなければならない。

【０００４】このような２つの課題を解決するために通
常、エラー校正符号化（ERRORCORRECTION CODING）（以
下ＥＣＣと称する）方法と、テープフォーマット（TAPE
FORMAT）方法が用いられる。このＥＣＣ方法は、ラン
ダムエラー（randomerror）とバーストエラー（burst e
rror）を効果的に訂正するため、外部ＥＣＣと内部ＥＣ
Ｃを遂行して、論理積コード（product code）を構成し
た後、インタリービング（inter-leaving）を遂行す
る。

【０００５】記録と再生時発生するランダムエラーはＥ
ＣＣにより訂正されるし、バーストエラーはインタリー
ビング方法により、ランダムエラーに変換された後、訂
正される。インタリービング方法は、テープにデータを
記録するとき、データが記録される形態であるテープフ
ォーマットと関係があるが、このようなテープフォーマ
ットはデジタルＶＴＲで変速再生を行うときに、画質の
性能に大きな影響を及ぼすことになる。

【０００６】図３８は１フレームのデータが２つのトラ
ックに記録される形態のテープフォーマットにおいて２
倍速のときに、ヘッド（head）がテープを走査（scanni
ng）する様子（破線で図示された部分）を示したもの
で、図３９は３倍速のときにヘッドが走査する様子を示
したものである。このとき用いたヘッドはＤＡ４ヘッド
である。図３８と図３９において、破線部分が再生され
る部分であるが、トラックの斜線の部分が再生したと
き、正しいデータとして信頼することのできる部分であ
る。

【０００７】一般的に、正常速度で再生を行う場合には
トラックの全ての部分のデータが再生されるけれども、
高速再生を行う場合にはトラックの一部分（図３８およ
び図３９破線領域）のみが再生されるし、これは結局画
質の損傷（または劣化）を招く。特に、デジタルデータ
を圧縮して再生を行う家庭用デジタルＶＴＲで高速再生
時、このようにトラックの一部分のみが再生（これはテ
ープに記録されたデータ中、一部分のみが再生されるこ
とを意味）されると、再生データをデータ復元部で再び
復元する場合には、データを圧縮しないで記録と再生を
する方法に比べて画質の損失がより一層大きくなる。こ
のような理由により、インタリービングおよびテープフ
ォーマットを通じて高速再生を行う場合にも、できるだ
け多くのデータを再生することができるようにするため
の方法が研究されているが、このような方法を説明する
と次のとおりである。

【０００８】データを圧縮しないで記録と再生を行う放
送用ＶＴＲでは、テープにデータを記録するとき、記録
されるデータを無作為でテープのいろいろなところに記
録することにより、高速再生時にも良い画質を得ること
ができるようにしている。ところが、データを圧縮して
記録と再生を行う家庭用ＶＴＲでは、データを圧縮する
ときセグメント（Segment）に分けてテープに記録する
か、データを圧縮する方法をいろいろに用いて、最も多
く圧縮したデータをテープの中央に記録して、高速再生
をするとき、中央部のデータのみを再生することにより
高速再生画面を構成する方法などを用いる。

【０００９】通常的に再生を行うときに発生するエラー
を訂正するためＥＣＣを利用するが、論理積コードを構
成してエラーを訂正するようになる。しかし、高速再生
を行うときには、論理積コードに対して内部ＥＣＣデコ
ーディングのみを遂行することになるが、その理由は再
生される外部コードに含まれたデータに多くのエラーが
混ぜられているので、外部ＥＣＣデコーディングを遂行
しても別に意味を有しないという結果を得るからであ
る。

【００１０】今まで、高速再生ができるようにするた
め、開示された方法から最も望ましいテープフォーマッ
ト方法は記録するデータなどを論理積コード形態に構成
した後、そのデータなどを無作為でまたはセグメント単
位でテープに記録する方法である。この方法によると、
結局、高速再生時に用いられない外部コードの生成のた
めの外部エンコーディングにより生成された付加情報
に、さらに内部エンコーディングを遂行することにより
生成される付加情報もテープの上に無作為でまたはセグ
メント単位で記録される。したがって、高速再生を行う
ときに再生されるデータ中には、外部デコーディングを
行うときに必要な（すなわち正常速度で再生されるとき
必要な）データなどが共に再生されることになるが、万
一このようなデータの代りに内部デコーディングに必要
なデータ（すなわち映像情報とその情報に対する付加情
報）が再生されるならば、画質はその位もっと向上する
のであろう。

【００１１】図４３は、１フレーム（frame）を構成す
る２フィルド（field）のデータを２つのトラックＴ
１，Ｔ２に各々分けて記録する従来のテープフォーマッ
トを示したもので、このようなテープフォーマットに記
録されるデータフォーマットの一例が図４０と図４１そ
して図４２に開示されている。ここで判るように、万一
高速再生を行う場合、トラックの中央の部分を除いたト
ラックの上部と下部は再生がなされないようになるが、
たとえヘッドがトラックを沿って走査しても、１つのト
ラックと他のトラックを同時に走査するので、再生アン
プを通じて増幅されたデータは正確であると見倣すこと
ができない。

【００１２】

【発明が解決しようとする課題】したがって、本発明の
目的は、デジタルＶＴＲの高速再生時に画質を向上させ
ることができる画像データ処理方法およびその装置を提
供することである。

【００１３】本発明の他の目的は、高速再生時に画質を
向上させることができるテープフォーマット方法を提供
することである。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の特徴的な事項を列挙すれば、次のとおりで
ある。

【００１５】本発明の方法は、（ａ）データ圧縮論理に
よって圧縮されたデジタル映像データを記録する方法に
おいて、 （ｂ）１フレーム分のデジタル映像データを受信するス
テップと、 （ｃ）デジタル映像データを、複数の外部コードと複数
の内部コードとに変換するステップであって、各外部コ
ードは、映像情報データブロックと、第１の付加情報デ
ータブロックとを有し、各内部コードは、映像情報デー
タブロックと、第２付加情報データブロックとを有す
る、そのようなステップと、 （ｄ）外部コードと内部コードから成る複数の論理ブロ
ックを作成するステップであって、各論理コードブロッ
クは、誤り訂正コードブロックとして用いられる、その
ようなステップと、 （ｅ）各論理コードブロックを、第１ストア情報部分と
第２ストア情報部分とに分割するステップであって、第
１ストア情報部分は、映像情報データブロックと第２付
加情報データブロックとを有し、第２ストア情報部分
は、第１付加情報データブロックと第２付加情報データ
ブロックとを有する、そのようなステップと、 （ｆ）記録テープの各トラックの中央部分上に、第１ス
トア情報部分を記録し、各トラックの上部分と下部分の
みに、第２ストア情報部分を記録するステップとを含む
ことを特徴とするデジタルＶＴＲの映像データ処理方法
である。また本発明は、デジタル映像データを変換する
前記ステップにおいて、第１付加情報データブロック
は、外部コード化によって作成され、第２付加情報デー
タブロックは、内部コード化によって作成されることを
特徴とする。

【００１６】本発明によるテープ記録方法は、上記内部
付加情報データが添付された上記映像情報データブロッ
クを上記各トラックの中央部に記録し、上記内部付加情
報データが添付された上記外部付加情報データブロック
を、上記各トラックの上部および下部に分けて記録する
ことが特徴である。

【００１７】本発明は、（ａ）データ圧縮論理によって
圧縮されてデジタル映像データを記録し再生するデジタ
ルＶＴＲの映像データ処理装置において、 （ｂ）アナログ映像データをデジタル映像データに変換
するアナログ／デジタル変換器と、 （ｃ）デジタル映像データを圧縮して圧縮データを作成
するデータ圧縮器と、 （ｄ）圧縮データをコード化して複数の外部コードを作
成する外部エンコーダであって、各外部コードは、映像
情報と、その映像情報に付随する第１付加情報とを有す
る、そのような外部エンコーダと、 （ｅ）２つのフレームメモリ部分に、デジタル映像デー
タと外部コードの第１付加情報とをストアするコード化
メモリと、 （ｆ）コード化メモリの書込みと読出しを制御するメモ
リ制御手段と、 （ｇ）コード化メモリから１フレーム分の情報が与えら
れたとき、第２付加情報として、同期化・識別情報を作
成する同期化・識別信号発生手段と、 （ｈ）内部エンコーダであって、コード化メモリからの
情報をコード化して、複数の内部コードと、その各内部
コードに第２付加情報を付随させ、記録テープの各トラ
ックの中央部分上に、映像情報と第２付加情報とを記録
し、記録テープの各トラックの上部分と下部分とに、第
１および第２付加情報を記録する、そのような内部エン
コーダと、 （ｉ）記録テープから再生された情報をデコードして、
再生データとその再生データに対応する誤りフラグとを
作成する内部デコーダと、 （ｊ）内部デコーダからの再生データと誤りフラグを、
デマルチプレクスするデマルチプレクサと、 （ｋ）再生データ中の全ての識別情報を検出する識別デ
ータ検出手段と、 （ｌ）誤りフラグの論理値に従って再生データと誤りフ
ラグの両者をストアするデコードメモリと、 （ｍ）デコードメモリの書込みと読出しの動作を制御す
る第２メモリ制御手段と、 （ｎ）外部デコーダであって、第２メモリ制御手段の制
御によって、デコードメモリから読出された再生データ
と誤りフラグとを受信し、誤りフラグを用いて再生デー
タをデコードし、再生され得るデータ中に誤りがないと
きには、訂正されたデータとして再生データを作成し、
誤りがあるときには、訂正なしで再生データと誤りフラ
グとを作成する、そのような外部デコーダと、 （ｏ）第２メモリ制御手段の制御によって、デマルチプ
レクサからの情報を、または外部デコーダからの情報
を、マルチプレクスするマルチプレクサと、 （ｐ）デマルチプレクサに接続され、マルチプレクサか
らのマルチプレクスされた情報を、誤りフラグを用いて
訂正し、訂正されたデータを作成するエラー訂正回路
と、 （ｑ）訂正されたデータをアナログ信号に変換するデジ
タル／アナログ変換器とを含み、 （ｒ）デコーダからの再生データと誤りフラグは、高速
再生動作時に、デマルチプレクサを介してマルチプレク
サに直接に与えられ、低速再生時に、外部デコーダを介
してマルチプレクサに与えられることを特徴とするデジ
タルＶＴＲの映像データ処理装置である。本発明による
装置は、外部エンコーディング手段（outer incoding m
eans）と、同期および識別データ（SYNC&ID）発生手段
の間に連結され、上記外部エンコーディング手段から提
供される１フレームの上記合成データから、上記映像情
報データと上記付加情報データを分離して貯蔵するエン
コーダ用メモリ手段と、上記エンコーダ用メモリ手段の
書入れおよび読出し動作を各々制御するエンコーダ用メ
モリ制御手段と、デマルチプレクシング手段（demultip
lexing means）と外部デコーディング手段（outer deco
ding means）の間に連結され内部デコーディング手段
（inner decoding means）により処理された再生映像情
報データと再生付加情報データを分離して貯蔵するデコ
ーダ用メモリ手段および、上記デコーダ用メモリ手段の
書入れおよび読出し動作を各々制御するデコーダ用メモ
リ制御手段を含むものである。

【００１８】なお、上記のエンコーダ用メモリ手段は、
フレーム選択信号ＦＳにより、上記映像情報データを二
重化させるデマルチプレクシング手段と、映像情報デー
タを貯蔵する少なくとも２つの映像情報用メモリ手段
と、上記フレーム選択信号ＦＳにより、上記付加情報デ
ータを二重化させるデマルチプレクシング手段と、上記
付加情報データを貯蔵する少なくとも２つの付加情報用
メモリ手段を含む。

【００１９】

【００２０】

【作用】本発明に従えば、高速再生時の画質が向上され
る。すなわち本発明に従えば、高速再生時には、デマル
チプレクサでデマルチプレクスされた内部デコーダから
の再生データと誤りフラグとが、マルチプレクサに直接
に与えられ、したがって高速再生動作時には外部コード
だけでなく内部コードもまた用いられることになるの
で、画質が向上されるのである。

【００２１】

【実施例】これから添付された図面を参照しながら本発
明を詳細に説明する。図１は、ＮＴＳＣの一画面をサン
プリング（sampling）した構造を示したものである。こ
のようにサンプリングされたデータは、各々１６pixel
×１６pixelで１ブロックを構成してデータ圧縮を行な
うが、このように構成されたブロックの個数は、１フレ
ームあたり全部１３５０個である。このように圧縮され
たデータを、外部エンコーディング処理および内部エン
コーディング処理を遂行することにより構成されたコー
ドブロックを図２に示した。

【００２２】図２で判るように、論理積コードを構成す
るため用いられた外部コードおよび内部コードは各々５
８，５４と５６，４８である。内部コードおよび外部コ
ードを用いて構成した論理積コードブロックを図３に示
したが、４８個のシンボルを５４個集めてブロックを構
成し、５４個の縦方向のシンボルに対して、４個の付加
情報が外部エンコーディング手段により付加された４８
×（５４＋４）の論理積コードブロック（以下、これを
“ＥＣＣコードブロック”と称する）を構成したもので
ある。１フレーム内には、このように構成されたＥＣＣ
コードブロックが全部１６個が存在することになる。こ
のようなＥＣＣコードブロックは２つの形態のデータが
存在するが、すなわち、映像情報に外部エンコーディン
グにより付加情報が加えられた部分ＰＩと、外部エンコ
ーディングによる付加情報Ｐ１に内部エンコーディング
による付加情報Ｐ２が加えられる部分である。

【００２３】このように１６個の各ＥＣＣコードブロッ
クを構成する２つの部分を全部集めて１つのマップ（ma
p）に構成したものが図５と図６であるが、付加情報Ｐ
１に付加情報Ｐ２を加えた部分（図６参照）をトラック
の両側端に分けて記録する方法が本発明の要旨である。

【００２４】図７は本発明によるテープフォーマットの
一例を示すものであるが、図面において中のＴＭとＴＭ
２は映像情報に付加情報Ｐ２を加えたデータ（図５参
照）が記録される部分であり、上部のＴＵ１とＴＵ２そ
して下部のＴＢ１とＴＢ２は外部エンコーディングによ
り生成された付加情報Ｐ１に内部エンコーディングによ
り生成された付加情報Ｐ２が加えられたデータ（図６参
照）が記録される位置を示したものである。

【００２５】図８は本発明が適用されたシステムの概略
的なブロック図を示したものであるが、図７のような本
発明のテープフォーマット形態を有するようにするため
の手段は、５と６で各々示したエンコーダ用メモリおよ
びメモリ制御部そして、２１と２２で各々示したデコー
ダ用メモリとメモリ制御部である。

【００２６】これから、本発明のテープフォーマット形
態（図７）を有するようにするための本発明の実施例が
どのような原理で動作するかを説明する。

【００２７】図８は本発明の実施例に対する全体ブロッ
ク図を示したもので、図９はこのブロックに対する全体
タイミング図を示したものである。まず、入力される映
像データがエンコーディング過程を経て、記録媒体１１
によりテープに記録されるまでのデータ処理過程を説明
すると、次のとおりである。

【００２８】入力端子１へ入力されるアナログ映像デー
タは、Ａ／Ｄコンバータ２を経てデジタルデータに変換
される。デジタル信号に変わったデータは、データ圧縮
部３を経て、データの量が圧縮された状態で外部エンコ
ーダ４へ提供される。外部エンコーディング手段４で
は、データを外部コード単位に分けた後、付加情報を付
けてエンコーダ用メモリ５内のインタリービング用メモ
リ（図示されていない）とフォーマット用メモリ（図示
されていない）へ転送する。

【００２９】エンコーダ用メモリ５は、２フレーム分の
データを貯蔵することができる容量を有しているが、メ
モリ制御手段６から入力されるメモリ動作信号、すなわ
ち、図９と図１６そして図１７に図示されたＥ＿ＭＥと
メモリ書入れイネーブル信号であるＥ＿ＭＷＥ，／Ｅ＿
ＭＷＥ、その外制御信号により外部エンコーディング手
段４から提供され、映像情報に付加情報が付いた１フレ
ーム分のデータから映像情報データと付加情報データを
各々２つの別の１番目フレームメモリ（図示されていな
い）に分けて貯蔵する。

【００３０】このように１番目フレームメモリに貯蔵さ
れたデータは、次の１フレームのデータが入力されて２
番目フレームメモリ（図示されていない）に貯蔵される
とき、図１８と図１９の制御信号により、１番目フレー
ムメモリから読出されて、ＳＹＮＣ＆ＩＤ発生部７へ提
供される。ＳＹＮＣ＆ＩＤ発生手段７では、各々の内部
コード単位にＳＹＮＣ信号とＩＤ信号を付けて内部エン
コーダ８へ転送し、この内部エンコーディング手段８で
は、ＳＹＮＣ＆ＩＤ発生手段７から転送するデータを内
部コード単位にエンコーディングして９で示したPARALL
EL TO SERIAL部（以下“Ｐ／Ｓ部”と称する）へ転送す
る。

【００３１】Ｐ／Ｓ部９では、内部エンコーディング手
段８から入力されるバイト単位の並列データを直列デー
タに変換して記録アンプ部１０へ転送する。記録アンプ
部１０では、Ｐ／Ｓ部９から入力されるデータを記録媒
体１１へ転送し、このデータは記録媒体１１によりテー
プに記録される。記録媒体１１で再生されたデータをデ
コーディングする過程を説明すると、次のとおりであ
る。

【００３２】記録媒体１１から提供され、再生アンプ１
２により増幅される直列データは、バイト単位の並列デ
ータに変換させるSERIAL TO PARALLE（以下“Ｓ／Ｐ
部”と称する）部１３と、デコーディング過程で必要な
クロックと同期信号を発生させるクロック同期信号発生
部１４へ提供される。Ｓ／Ｐ部１３から並列に変わった
データは、時間軸校正部（time base corrector）へ提
供される。

【００３３】時間軸校正部１５では、このような入力デ
ータをクロック同期信号発生部１４から提供されるクロ
ックを用いて、記録／再生過程において生じた時間軸誤
差を補正することになる。

【００３４】ＳＹＮＣ検出部１６は、時間軸校正部１５
で補正されたデータを受入れ、内部コード単位に区分し
て、内部デコーダ１７へ提供する。ＳＹＮＣ検出部１６
が時間軸校正部１５で補正されたデータを内部コード単
位に整列して、内部デコーダ１７へ転送すれば、内部デ
コーダ１７は、このデータのエラーを訂正して、１８と
１９で各々示した１×２デマルチプレクサー（１×２
DEMUX）へ転送する。

【００３５】万一、このとき、訂正能力範囲内でエラー
が発生した場合には、それを訂正して正しいデータを出
力し、訂正能力範囲以外のエラーが発生したときには訂
正能力範囲以外のエラーが発生したという信号であるエ
ラーフラグ（error flag）信号を“１”としてデータと
共に１８と１９のデマルチプレクサー（DEMUX）へ転送
することになる。

【００３６】デマルチプレクサー１８，１９は、万一現
在のデコーディング状態が正常速度再生である場合に
は、正常速度で再生を遂行するときのデータと高速再生
を遂行するときのデータを選択して出力する２×１マル
チプレクサー（２×１MUX）２４，２５へデータを転送
する。

【００３７】Ｉ．正常再生 まず、正常速度で再生するときを説明すると、メモリ制
御部２２により、デマルチプレクサー１８，１９で選択
されたデータとエラーフラグはＩＤ検出部２０およびデ
コーダ用メモリ２１へ各々提供される。ＩＤ検出部２０
では、入力されるデータの中でＩＤ信号のみを抽出し
て、このＩＤが付いたデータがメモリの何の番地に該当
するデータであるかを調べて、メモリ制御部２２で発生
される図１８と図１９に図示された制御信号により、そ
の番地のメモリにデータが書入れられるようにする。こ
のとき万一、このＩＤが付いたデータにエラーが発生し
たということを示す信号であるエラーフラグが“１”で
ある場合には、現在のデータをメモリに書入れないよう
にして、ただエラーフラグ値のみをエラーフラグメモリ
（図示されていない）に書入れる。

【００３８】メモリ２１は、各々１フレーム分のデータ
を貯蔵することができる容量のメモリが２個に分けられ
ているが、各フレームメモリはエンコーダ用メモリと同
様に、映像情報データを貯蔵する部分と、付加情報デー
タを貯蔵することができるメモリとでなされている。デ
コーダ用メモリ２１にデータを貯蔵するか読出す方法
は、エンコーダ用メモリ５にデータを記録するか読出す
順序の反対である。すなわち、エンコーダ用メモリ５に
データを書き入れるときの制御信号は、デコーダ用メモ
リ２１からデータを読出すときの制御信号と同様で、エ
ンコーダ用メモリ５からデータを読出すときの制御信号
は、デコーダ用メモリ２１にデータを書入れるときの制
御信号と同様である。

【００３９】これに対して、この後、メモリの動作を見
ながら具体的に説明する。記録媒体１１により再生され
たデータが１番目フレームメモリに貯蔵された後、次の
フレーム分のデータが再生され、２番目フレームメモリ
に貯蔵されるとき、１番目フレームメモリで既に貯蔵さ
れたデータが読出されて図１７で示した外部デコーダ
（OUTER DECODER）部へ提供される。外部デコーディン
グ手段２３は、メモリ２１で読出したデータをエラーフ
ラグ（error flag）を利用してデコーディングするが、
万一訂正することができるエラーのみが発生したときに
は、それを訂正して正しいデータを出力し、訂正能力を
外れたエラーが発生したときには、訂正されていないデ
ータとエラーフラグを“１”にして高速再生および正常
再生モードにより入力されるデータを選択して出力する
２×１ＭＵＸ２４，２５へ転送する。マルチプレクサ２
４は、各々のモードから相応して選択されたデータを、
２６で示したデータ復元（data reconstruction）部へ
転送し、マルチプレクサ２５はエラーフラグをエラー修
正部２７に転送する。データ復元部２６は、マルチプレ
クサ２４から提供されるデータを元来の圧縮する前のデ
ータ信号に復元させる。

【００４０】このように記録と再生を行うとき発生する
エラーの影響を最少化するため、ＥＣＣ処理を行うが、
ＥＣＣの能力を外れたエラーが発生したときには、エラ
ー修正部２７がそのエラーを修正することにより、再生
画面の損傷が生じないようにするが、データ復元部２６
で復元されたデータとマルチプレクサ２５から提供され
るエラーフラグを用いてエラーを修正することになる。
エラー修正部２７により修正されたデータは、Ｄ／Ａ変
換部２８へ提供される。Ｄ／Ａ変換部２８はデジタルデ
ータをアナログデータに変化して最終的にモニタで出力
することになる。

【００４１】ＩＩ．高速再生 高速再生動作が遂行される場合には、デマルチプレクサ
１８，１９を経てメモリ２１へデータを転送せず、内部
デコーディングのみを遂行した後、フラグ信号とデータ
を共にマルチプレクサ２４，２５へ各々転送する。マル
チプレクサ２４，２５では、このデータとフラグをデー
タ復元部２６およびエラー修正部２７へ各々転送し、そ
の後の動作は正常速度で再生を行うときと同様である。

【００４２】これから図８のエンコーダ用メモリ５およ
びその制御回路６と、デコーダ用メモリ２１およびその
制御回路２２の動作をタイミング図とブロック図を参照
して詳細に説明すると次のとおりである。先ず、図８の
エンコーダ用メモリ５およびその制御回路６の動作に対
して説明する。エンコーダ用メモリ５およびその制御回
路６は、図２０と図２１に示したような構成を有する。

【００４３】図２０は、外部エンコーディングによる付
加情報Ｐ１が付けられた映像データから映像情報データ
のみを分離して貯蔵するためのメモリおよびその制御手
段の構成を示したもので、デマルチプレクサ３０へ入力
された映像データは、図９に図示されたフレーム選択信
号ＦＳにより、第１メモリ３３または第２メモリ４２に
書入れられるか読出される。すなわち、ＦＳ信号Ｅが
“１”である場合には、入力端子４３へ提供されるデー
タはデマルチプレクサ３０により第１メモリ３３に書入
れられ、ＦＳ信号が“０”である場合には第２メモリ４
２に書入れられる。

【００４４】第１メモリ３３にデータを書入れるとき、
映像情報書入れアドレス発生部３８で発生された書入れ
アドレスがマルチプレクサ３１により選択され、第１メ
モリ３３のアドレス端子３３ｂへ提供される。そして、
第１メモリ３３の／ＷＥ端子３３ｃには、図１６に図示
された映像情報書入れイネーブル信号／Ｅ＿ＭＷＥとメ
モリイネーブル信号Ｅ＿ＭＥを論理和したＯＲゲート回
路３６の出力が入力される。

【００４５】本明細書に添付された図面において、デマ
ルチプレクサおよびマルチプレクサの入力端子および出
力端子（例に、３０ａ，３０ｂ，３４ａ，３４ｂ）中ス
トローブ（strobe）信号が‘１’である場合には‘ａ’
添字が加えられた参照番号で示された端子が選択され、
ストローブ信号が‘０’である場合には‘ｂ’添字が加
えられた参照番号で示された端子が選択される。

【００４６】このように、１つのフレーム分のデータが
第１メモリ３３に書入れされたら、すぐ次のフレームの
データは第２メモリ４２に第１メモリ３３と同一な方式
で書入れられる。

【００４７】第２メモリ４２にデータが書入れられると
き（すなわち、ＦＳ信号が‘０’であるとき）に、第１
メモリ３３に貯蔵されたデータを読出す。このとき、デ
マルチプレクサ３０は端子４３へ入力される映像データ
を第２メモリ４２のデータ入力端子４２ａで出力する。
第２メモリ４２のアドレス入力端子４２ｂには、映像情
報書入れアドレス発生部３８の書入れアドレスがマルチ
プレクサ４０を通じて入力される。第２メモリ４２の／
ＷＥ端子４２ｃには、第１メモリ３３の／ＷＥ端子３３
ｃへ入力されたものと同一な形態の信号が入力され、第
２メモリ４２にデータの書入れができるようにする。Ｆ
Ｓ信号が“０”であるときには第１メモリ３３から映像
情報が出力され、デマルチプレクサ３４の入力端子３４
ａへ入力される。

【００４８】第１メモリ３３からデータがデマルチプレ
クサ３４へ出力されるとき、メモリ３３のアドレス端子
３３ｂには映像情報読出しアドレス発生部２９から発生
されたアドレスがマルチプレクサ３１により選択されて
提供される。このとき、第１メモリ３３の／ＷＥ端子３
３ｃには、アンドゲート回路３７の出力信号がマルチプ
レクサ３２により選択されて入力されるが、このアンド
ゲート回路３７の入力端にはエンコーダメモリ読出しイ
ネーブル信号Ｅ＿ＭＲＥとトラック映像情報選択信号Ｅ
＿ＴＭＳが提供される。結果的に、エンコーダ用メモリ
５内の映像情報用メモリは、各々１フレーム分のデータ
を貯蔵することができる２つのメモリ３３，４２で構成
されているが、フレーム選択信号ＦＳが“１”であると
きは現在入力されているフレーム分の映像情報をメモリ
３３に貯蔵すると同時に、メモリ４２から貯蔵されてい
るデータを出力する。ＦＳ信号が“０”であるときに
は、ＦＳ信号が‘１’であるときと反対にメモリ４２に
データを貯蔵してメモリ３３からデータを出力する。

【００４９】これから図８のエンコーダ用メモリ５およ
びその制御回路６の付加情報用メモリおよびその制御手
段の動作を詳細に説明する。

【００５０】図２１は、外部エンコーダ（図８の４参
照）で生成された付加情報Ｐ１に、内部エンコーダ８に
よる付加情報Ｐ２が添付されるデータを貯蔵するための
メモリおよびその制御手段として、端子４３’へ入力さ
れた付加情報データは、図９のフレーム選択信号ＦＳに
より第３メモリ５３または第４メモリ６２に書入れられ
るか読出される。すなわち、ＦＳ信号が“１”である場
合には入力端子４３’を通じてデマルチプレクサ３０’
へ提供されたデータは第３メモリ５３に書入れられ、Ｆ
Ｓ信号が“０”である場合には第４メモリ６２に書入れ
られる。

【００５１】第３メモリ５３にデータを書入れるとき、
付加情報書入れアドレス発生部６４により発生された書
入れアドレスが、マルチプレクサ６１により選択されて
メモリ５３のアドレス端子５３ｂへ提供される。そし
て、メモリ５３の／ＷＥ端子５３ｃには、図１７のエン
コーダメモリ書入れイネーブル信号Ｅ＿ＭＷＥとメモリ
イネーブル信号Ｅ＿ＭＥを論理和したＯＲゲート回路５
５の出力が提供される。このように１つのフレーム分の
付加情報データがメモリ５３に書入れられた後、すぐ次
のフレームの付加情報データはメモリ６２に同一な方式
で書入れられる。

【００５２】メモリ６２にデータが書入れられる動作が
遂行されると同時に、メモリ５３に貯蔵されたデータを
読出す。このとき、デマルチプレクサ３０’は付加情報
データをメモリ６２のデータ入力端子６２ａへ提供す
る。なお、メモリ６２のアドレス入力端子５３ｂには、
付加情報書入れアドレス発生部６４により生成された書
入れアドレスがマルチプレクサ６３により選択されて入
力される。このとき、メモリ６２の／ＷＥ端子６２ｃに
はメモリ５３の／ＷＥ端子５３ｃへ入力された形態と同
一な信号が入力されてメモリ６２の書入れができるよう
にする。

【００５３】ＦＳ信号が“０”であるときには、メモリ
５３に貯蔵された付加情報が読出されるが、メモリ５３
の出力データはマルチプレクサ５４へ提供される。メモ
リ５３からデータがマルチプレクサ５４へ出力されると
き、メモリ５３のアドレス端子５３ｂには付加情報読出
しアドレス発生部５１で発生されたアドレスがマルチプ
レクサ６１により選択されて提供される。このとき、メ
モリ５３の／ＷＥ端子５３ｃにはアンドゲート回路５６
の出力信号がマルチプレクサ５８を通じて入力される
が、アンドゲート回路５６の入力端にはエンコーダメモ
リ読出しイネーブル信号Ｅ＿ＭＲＥとトラック付加情報
選択信号Ｅ＿ＰＲＥが提供される。結果的に、エンコー
ダ用メモリ５内の付加情報用メモリは、各々１フレーム
分のデータを貯蔵することができる２つのメモリ５３，
６２で構成されているが、端子４４’へ入力されるフレ
ーム選択信号ＦＳが“１”であるときは、現在入力され
る１フレームのデータがメモリ５３に貯蔵されると同時
に、メモリ６２に既に貯蔵されたデータが出力される。
ＦＳ信号が“０”であるとき、２つのメモリ５３，６２
は上述したより各々反対の動作を遂行する。

【００５４】これから図２０の映像情報書入れアドレス
発生部３８と映像情報読出しアドレス発生部２９の構成
およびその作用を詳細に説明する。先ず、書入れアドレ
ス発生部３８の動作を、書入れアドレス発生部の細部回
路である図３３と動作タイミング図である図１６を参考
にして説明すると次のとおりである。

【００５５】図８の外部エンコーダ４から出力されたデ
ータは、図２８のような構造を有する。すなわち、横方
向には内部コーディングで用いられる４８個のシンボル
でなされているし、縦方向には５４個の映像データに４
つの付加情報が付いている構造である。上記の外部エン
コーダ４から出力されたデータは、図１６の制御信号に
より図２４のような回路で発生されたアドレスにより、
縦方向に５４個の映像情報のみが図２０のメモリ３３ま
たは４２に記録される。

【００５６】１つのフレームの映像情報は、１ブロック
当たり５４個のシンボル単位に１６×４８＝７６８個、
すなわち縦方向に５４個のシンボルでなされた１個のブ
ロックが縦方向に１６個、横方向に４８個でなされてい
る。このような構造を有するメモリのアドレス発生は、
各々行（ROW）とブロック（BLOCK）そして列（COLUMN）
により各々調整されるが、メモリにデータを記録すると
きには、Ｅ＿ＭＷＥ信号が“５４”シンボル区間の間
“１”の区間で先に行方向に“０”から“５３”までア
ドレスが増加される。行アドレスを“０”から“５３”
まで増加した後、Ｅ＿ＭＷＥ信号は“４”シンボル区間
の間には“０”になる。次にはブロックアドレスが増加
されるが、このブロックアドレスは“０”から“１５”
まで増加される。ブロックアドレスが“０”から“１
５”まで増加された後には列アドレスが増加されるが、
この列アドレスは“０”から“４７”まで増加される。
このような動作は１フレームを周期に繰返されてＥ＿Ｍ
Ｅ信号が“０”になるときメモリに記録される。

【００５７】先ず、図２４で、列アドレス発生部７１を
見ると、このアドレス発生部７１は外部エンコーダ（図
８の４参照）から提供される１コードブロック中で映像
情報部分に該当する５４クロック分の間アドレスを
“０”から“５３”まで増加させるし、４クロック分の
付加情報区間の間には“０”になる。このとき用いられ
るクロックは一般クロックであり、このアドレス発生部
７１は１フレーム毎にＲＳＴ信号によってリセット（re
set）状態になる。

【００５８】次にブロックアドレス発生部７２を見る
と、このアドレス発生部７２は５４クロック分毎にアド
レスが１つずつ増加する部分であるが、“０”から“１
５”まで増加する。ブロックアドレス発生部７２のクロ
ックとしては、反転されたメモリ書入れイネーブル信号
／Ｅ＿ＭＷＥが用いられ、１フレーム毎にＲＳＴ信号に
よりリセットされる。

【００５９】列アドレス発生部７３は、“０”から“５
３”まで計数する行アドレス発生部７１の計数動作が１
６回繰返された後に“１”が増加されるが、上記ブロッ
クアドレス発生部７２のリッフルキャリ（RCO）信号が
この列アドレス発生部７３のクロックとして用いられ
る。結局、この列アドレスは内部コードの映像情報長さ
（図４３の（ｂ）でＭ２参照）と同一に４８回増加され
る。すなわち、“０”から“４７”まで計数する。

【００６０】このように発生されたメモリ書入れアドレ
スとメモリ書入れイネーブル信号／Ｅ＿ＭＷＥによっ
て、図２０のメモリ３３には、図１０と同様の構造のデ
ータが貯蔵されることになる。図１０において、ＭＰＢ
０−１でＭＰＢ１５−５４は、図８のＳＹＮＣ＆ＩＤ発
生部７に転送される内部コード単位である。

【００６１】図２０の映像情報読出しアドレス発生部２
９の動作を、細部回路である図２５と動作タイミング図
である図１８を参考にして説明すると次のとおりであ
る。図８の映像情報用メモリ５に貯蔵されたデータは、
上述したように図１０と同様の構造を有している。すな
わち、横方向に内部コーディングで用いられる４８個の
シンボルと縦方向に５４個の映像データが１つのブロッ
クをなし、１フレーム当たり１６個の“映像情報データ
ブロック”に構成された構造である。

【００６２】このような構造でメモリに貯蔵されたデー
タは２つのトラックに分けられて記録されることになる
が、１番目トラックには図１１と同様な構造に記録され
るし、２番目トラックには図１２と同様な構造に記録さ
れる。その理由は、図７を参照して既に説明したよう
に、トラックの中間ＴＭ１，ＴＭ２には映像情報とその
付加情報のみを記録しなければならないし、これを２つ
のトラックに分割して記録を行わなければならないため
である。このように２つのトラックＴ１，Ｔ２に分割し
て記録する動作は、図１８のＥ＿ＴＭＳ信号により制御
される。

【００６３】上述したように、エンコーダ用メモリ５に
貯蔵されたデータは、図１８の制御信号により図２５に
図示された回路で発生されたアドレスにより、横方向に
４８個のシンボル単位に１６×５４個で構成されてい
る。このような構造を有するメモリのアドレス発生動作
は、各々行（ROW）とブロック（BLOCK）そして列（COLU
MN）に分けられて制御されるが、メモリからデータを読
出すときには、先ず列（または横）方向に“０”から
“４７”までアドレスが増加される。列アドレスが
“０”から“４７”まで増加された後、ブロックアドレ
スが増加されるが、このブロックアドレスは“０”から
“１５”まで増加する。ブロックアドレスが“０”から
“１５”まで増加された後には行アドレスが増加する
が、この行アドレスは“０”から“５３”まで増加され
る。

【００６４】このような動作は１フレームを周期に繰返
されるが、先ず図２５で列アドレス発生部７７を見る
と、このアドレス発生部７７は内部エンコーダ（図８の
８参照）により処理される１コードブロック分量に該当
する４８クロックの間、アドレスを“０”から“４７”
まで増加させて８クロック分の付加情報区間の間“０”
になる。このとき用いたクロックは一般クロックであ
り、このアドレス発生部７７は１フレーム毎にＲＳＴ信
号と、映像情報と付加情報添付期間を区分するＥ＿ＭＲ
Ｅ信号、そしてトラックで付加情報を記録する位置と映
像情報を記録する位置を知らせる信号Ｅ＿ＴＭＳにより
リセットされる。

【００６５】次にブロックアドレス発生部７８を見る
と、このアドレス発生部７８は４８クロック分毎にアド
レスが１クロックずつ増加する部分であるが、“０”か
ら“１５”まで増加する。ブロックアドレス発生部７８
のクロックではメモリ出力イネーブル信号Ｅ＿ＭＲＥが
用いられ、１フレーム毎にＲＳＴ信号によりリセットさ
れる。行アドレス発生部７９は“４７”まで計数される
行アドレスが１６回繰返された後に“１”が増加される
が、ブロックアドレス発生部７８のＲＣＯ信号がこのア
ドレス発生部７９のクロックとして用いられる。結局、
このアドレスは外部コードの映像情報長さ（図４３の
（ａ）でＭ１参照）と同一に５４回増加される。すなわ
ち、“０”から“５３”まで計数される。

【００６６】このように発生されたメモリ読出しアドレ
スとメモリ読出しイネーブル信号Ｅ＿ＭＲＥによって、
映像情報用メモリ（図２０の３３）から、図１１と図１
２と同様な構造のデータが出力されることになる。

【００６７】図２１の付加情報書入れアドレス発生部６
４と付加情報読出しアドレス発生部５１の動作を詳細に
説明する。先ず、書入れアドレス発生部６４の動作に対
する細部回路である図２６と動作タイミング図である図
１７を参考にして説明すれば次のとおりである。図８の
外部エンコーダ４から出力されたデータは、図２８のよ
うな構造を有している。

【００６８】上記外部エンコーダ４から出力されたデー
タは、図１７の制御信号と図２６の回路で発生されたア
ドレスにより、縦方向に４つの付加情報のみが図２１の
メモリ５３または６２に書入れられる。１フレームの映
像情報は全部５４個のシンボル単位に１６×４８個に構
成され、各々の５４個のシンボル毎に４つの付加情報が
付けられるので、結局、１フレームの付加情報は全部４
×１６×４８個のシンボルでなされている。

【００６９】このような構造を有するメモリのアドレス
発生は、各々行（ROW）とブロック（BLOCK）そして列
（COLUMN）により各々調整されるが、メモリにデータを
書入れるときにはメモリイネーブル信号Ｅ＿ＭＥが
“０”のとき、先ず行方向（または縦方向）に“０”か
ら“３”までアドレスが増加される。メモリに書入れイ
ネーブル信号Ｅ＿ＭＷＥが“０”のとき、この行アドレ
スは計数される。この行アドレスが“０”から“３”ま
で増加された後、ブロックアドレスが増加されるが
“０”から“１５”まで増加される。このブロックアド
レスが“０”から“１５”まで増加された後には、列ア
ドレスが増加されるが、列アドレスは“０”から“４
７”まで増加される。このような動作は１フレームを周
期に繰返されるが、先ず図２６で行アドレス発生部８１
を見る。アドレス発生部８１は外部コードクロック中で
５４クロック分の映像情報区間の間には“０”になり、
付加情報部分に該当する４クロック分の間アドレスが
“０”から“３”まで増加することになる。このとき用
いたクロックは一般クロックで、このアドレス発生部は
１フレーム毎にＲＳＴ信号と、“５４”シンボルの映像
情報区間の間“０”であり、“４”シンボルの付加情報
区間の間は“１”である／Ｅ＿ＭＷＥ信号によってリセ
ットされる。

【００７０】次にブロックアドレス発生部８２を説明す
ると、このアドレス発生部８２は、５８クロック分毎に
アドレスを１つずつ増加させる部分であるが、“０”か
ら“１５”まで増加させる。このブロックアドレス発生
部８２のクロックとしてはメモリ書入れイネーブル信号
Ｅ＿ＭＷＥが用いられ、１フレーム毎にＲＳＴ信号によ
りリセットされる。

【００７１】図２６の列アドレス発生部８３は、“３”
までカウントする行アドレスが全部１６回繰返された後
に“１”を増加させるが、ブロックアドレス発生部８２
のＲＣＯ信号を自身のクロックとして用いる。結局、こ
の列アドレスは内部コード中で映像情報長さ（図４３の
（ｂ）でＭ２）と同一に“０”から“４７”まで増加さ
れる。このように発生されたメモリ書入れアドレスとメ
モリ書入れイネーブル信号Ｅ＿ＭＷＥによって、図２１
のメモリ５３には図１３のような構造のデータが貯蔵さ
れることになる。図１３において、ＰＢ０−１でＰＢ１
５−４は図８の内部エンコーダ７へ転送する内部コード
単位である。

【００７２】図２１の付加情報読出しアドレス発生部５
１の動作を細部回路である図２７と、動作タイミング図
である図１９を参考にして説明すると次のとおりであ
る。図８のエンコーダ用メモリ５内の付加情報用メモリ
（図２１の５３または６２）に貯蔵された付加情報デー
タは、図１３と同様な構造を有しているが、横方向に内
部コーディングで用いられる４８個のシンボルでなされ
ており、縦方向には４つの付加情報を有する構造であ
る。

【００７３】このようにメモリに貯蔵されたデータは２
つのトラックに分けて記録されることになり、各トラッ
クの下と上に分けられて記録される。すなわち、図１７
でＴＢ１，ＴＵ１，ＴＢ２そしてＴＵ２と記録される。
１番目トラックのＴＢ１とＴＵ１には各々図１４の
（ａ）および（ｂ）と同様な構造に記録されるし、２番
目トラックのＴＢ２とＴＵ２には図１５の（ａ）および
（ｂ）と同様な構造に記録される。すなわち、図７で判
ることができるように、各トラックの上の部分（ＴＵ
１，ＴＵ２）と下の部分（ＴＢ１，ＴＢ２）に付加情報
のみを記録しなければならないし、これを２つのトラッ
クに分割して記録しなければならない。

【００７４】図２１のメモリ５３または６２に貯蔵され
ているデータは、図１９の制御信号により、図２７の付
加情報読出しアドレス発生回路で発生されたアドレスに
より横方向に４８個のシンボル単位に１６×４個で構成
されている。横方向に４８個のシンボルでなされた１つ
の内部コードブロックが縦方向に４つが集まってなされ
たブロックを１つの“付加情報データブロック”とすれ
ば、１フレームは全部１６個の付加情報データブロック
でなされる。

【００７５】このような構造を有するメモリのアドレス
発生は、各々行（ROW）とブロック（BLOCK）そして列
（COLUMN）に分割して調整されるが、メモリからデータ
を読出すときには、先ず列方向に“０”から“４７”ま
でアドレスが増加される。この列アドレスが“０”から
“４７”まで増加した後にはブロックアドレスが増加さ
れるが、このブロックアドレスは“０”から“１５”ま
で増加される。ブロックアドレスが“０”から“１５”
まで増加された後には行アドレスが増加するが、行アド
レスは“０”から“３”まで増加される。

【００７６】このような動作は１フレームを周期に繰返
されるが、先ず図２７で列アドレス発生部８５を見る
と、このアドレス発生部８５は内部の１コードブロック
に該当する４８クロックの間アドレスを“０”から“４
７”まで増加させて８クロック分の内部付加情報区間の
間“０”に保持される。このとき用いられたクロックは
一般クロックであり、このアドレス発生部８５は１フレ
ーム毎“０”にするＲＳＴ信号と、外部エンコーディン
グにより生成された外部付加情報と内部エンコーディン
グ結果で生成された内部付加情報を添付する期間を区分
させるＥ＿ＭＲＥ信号、そしてトラックで付加情報を記
録する位置と映像情報を記録する位置を知らせる、また
他の信号Ｅ＿ＰＲＥによってリセットされる。

【００７７】次に、ブロックアドレス発生部８６を説明
すると、このアドレス発生部８６は“５６”クロック分
毎にアドレスを１つずつ増加する部分であるが、“０”
から“１５”まで増加させる。ブロックアドレス発生部
８６のクロックとしては、メモリ読出しイネーブル信号
Ｅ＿ＭＲＥが用いられるし、１フレーム毎にＲＳＴ信号
によりリセットされる。

【００７８】行アドレス発生部８７は、“０”から“４
７”まで計数される列アドレスが全部１６回繰返された
後に“１”を増加させる。この行アドレス発生部８７
は、Ｅ＿ＰＲＥ信号を反転させて作った信号をクロック
に用いて“０”から“３”まで計数する。このように発
生されたメモリ読出しアドレスとメモリ読出しイネーブ
ル信号Ｅ＿ＭＲＥにより、図２１のメモリ５３または６
２から、図１４と図１５と同様な構造のデータが出力さ
れることになる。

【００７９】このように映像情報と付加情報が図７と同
様な形態で図８の記録媒体１１によりテープに記録され
た後、再生を行うと、図８のデコーダ用メモリ２１で
は、再び図８のエンコーダ用メモリ５でデコーダを読出
すときと同一な動作で書入れることになる。

【００８０】基本的に、図８のエンコーダ用メモリ５と
図８のデコーダ用メモリ２１は同一なメモリ構造を有し
ているが、ただメモリからデータを読出す順序とメモリ
にデータを書入れる順序が互いに反対であるだけであ
る。つまり、図８のエンコーダ用メモリ５にデータを書
入れる順序（アドレス発生順序）とデコーダ用メモリ２
１からデータを読出す順序は同一で、上記エンコーダ用
メモリ５からデータを読出す順序と上記デコーダ用メモ
リ２１にデータを書入れる順序は同一である。

【００８１】図８のデコーダ用メモリ２１およびその制
御回路２２は図２２と図２３の構造でなされているが、
先ず図２２の映像情報書入れアドレス発生部１０２の動
作を説明すれば、次のとおりである。図２９と図３１
は、映像情報用メモリの書入れ用タイミング図とアドレ
ス発生部である。図面から判ることができるように、デ
ータを書入れるときには、横方向に内部コード長さだけ
先に書入れて縦方向にアドレスを増加させる。先ず、横
方向のアドレスを発生させる図３１の列アドレス発生部
１１９は“０”から“４７”まで列アドレスを増加させ
て“４７”まで列アドレスが増加された後、ブロックア
ドレス発生部１２０はブロックアドレスを“１”増加さ
せる。このようにしてブロックアドレス発生部１２０は
“０”から“１５”まで値が増加されるが、“１５”ま
で増加された後、行アドレス発生部１２１が“１”増加
される。行アドレス発生部１２１は“０”から“５３”
まで値が増加されるが、これは１フレームを周期に繰返
される。

【００８２】このようにメモリに貯蔵されたデータの構
造は図１０と同一な形態となり、次のフレームのデータ
が２番目映像情報用メモリに貯蔵を始めるとき、既に１
番目メモリに貯蔵された以前のフレームのデータを１番
目メモリから読出す。

【００８３】図２２の映像情報読出しアドレス発生部１
０３の動作を説明すると、次のとおりである。図３０と
図３２は、映像情報をデコーダ用メモリから読出すため
のタイミング図とアドレス発生部であるが、データをメ
モリから読出すときには、縦方向のアドレス（すなわち
行アドレス）を発生させる図３２の行アドレス発生部１
２３が先に動作される。この行アドレス発生部１２３の
計数値は、“０”から“５３”まで増加することにな
る。この行アドレスが“５３”まで増加した後には、ブ
ロックアドレス発生部１２４が計数を“１”増加させ
る。このブロックアドレス発生部１２４が“１５”まで
増加した後、横方向（または列）アドレス発生部１２５
が“１”増加されるが、このアドレス発生部１２５は内
部コードのメッセージ長さである“０”から“４７”ま
で増加することになる。このように発生されるアドレス
は１フレーム周期に繰返される。

【００８４】図２３の付加情報書入れアドレス発生部１
１８の動作を説明すると、次のとおりである。図３３は
上記付加情報書入れアドレス発生部１１８の詳細図であ
り、図３５は付加情報用メモリに付加情報を書入れるた
めのタイミング図である。図３３の動作を説明すると、
付加情報をメモリに書入れるときも映像情報を書入れる
ときと同様に横方向に内部コード長さだけ先に書入れて
縦方向にアドレスを増加させる。先ず、横方向のアドレ
スを発生させる図３３の列アドレス発生部１２７が
“０”から“４７”まで計数を増加させ、計数値が“４
７”まで増加された後、ブロックアドレス発生部１２８
のアドレスが“１”増加する。このようにしてブロック
アドレス発生部１２８の計数値は“０”から“１５”ま
で増加されるが、“１５”まで増加した後、行アドレス
発生部１２９は自身の計数値を“１”増加させることに
なる。行アドレス発生部１２９のアドレスは“０”から
“３”まで増加されるが、これは１フレームを周期に繰
返される。

【００８５】このようにメモリに貯蔵されたデータの構
造は、図１３と同様な形態になり、次のフレームのデー
タが２番目付加情報用メモリに貯蔵を始めるとき、１番
目のメモリに貯蔵された以前のフレームのデータを読出
す。

【００８６】図２３の付加情報読出しアドレス発生部１
１０の動作を説明すれば、次のとおりである。図３６と
図３４は付加情報を読出すためのタイミング図とアドレ
ス発生部であるが、データをメモリから読出すときには
縦方向のアドレスを発生させる図３４の行アドレス発生
部１３０から値が増加することになる。この行アドレス
値が“０”から“３”まで増加した後、ブロックアドレ
ス発生部１３１の出力が“１”増加されるが、これは
“０”から“１５”まで増加することになる。ブロック
アドレス発生部１３１の出力が“１５”まで増加した
後、横方向（または列）アドレス発生部１３２がアドレ
スを“１”増加させるが、このアドレス発生部１３２の
出力は内部コードのメッセージ長さと同一に“０”から
“４７”まで増加することになる。このように発生され
るアドレスは１フレーム周期に繰返される。このように
して、図７と同様なテープフォーマットでデータを記録
して再び元のデータフォーマットに作って図８の外部デ
コーダ２３へデータを提供する。

【００８７】以上のように本発明は、正常速度再生にお
いてインタリービングと論理積コードによりバーストエ
ラーとランダムエラーを訂正して画質の損傷を防ぐこと
ができるし、映像情報のような重要なデータをトラック
の中間に記録し、高速再生を行うときには用いられない
外部コーディングにより生成された付加情報と、この付
加情報を用いて内部コーディングを行った後、生成され
た付加情報のようなデータをトラックの外側に記録する
ことにより高速再生を行うとき再生されないデータの中
で映像情報のような重要なデータの損失を最少限度に減
少させることにより、従来技術により再生された画質よ
り外部コーディングにより生成された付加情報と内部コ
ーディングを行った結果、生成された付加情報量だけ映
像情報をもっと再生することができるので画質を改善す
ることができる。

【００８８】本実施例によれば、約３７１２バイト程度
の映像情報の損失を防止することができる。

【００８９】

【発明の効果】本発明によれば、デジタルＶＴＲ（ビデ
オテープ再生装置）の高速再生時に画質を向上させるこ
とができるようになる。特に本発明では、高速再生動作
時には、デコーダからの再生データと誤りフラグは、デ
マルチプレクサを介してマルチプレクサに直接に与えら
れるので、外部コードだけでなく内部コードもまた用い
られることになり、これによって上述のように画質の向
上が図られる。

【図面の簡単な説明】

【図１】本発明の基礎となるＮＴＳＣの１フレーム画面
をサンプリング（sampling）した構造を示す図である。

【図２】本発明の実施例による外部コード（outer cod
e）と内部コード（inner code）の構造を示す図であ
る。

【図３】本発明の実施例による１つのエラー校正符号化
ブロック（error correctioncoding block）の構造を示
す図である。

【図４】本発明の実施例による１フレームの映像情報ブ
ロックと付加情報ブロックの構造を各々示す図である。

【図５】本発明の実施例による１フレームの映像情報の
ブロック構造を示す図である。

【図６】本発明の実施例による１フレームの付加情報の
ブロック構造を示す図である。

【図７】本発明の実施例によるテープフォーマットを示
す図である。

【図８】本発明が含まれたデジタル映像情報データ処理
システムの構成を示すブロック図である。

【図９】本発明の実施例によるタイミング図である。

【図１０】本発明の実施例によるメモリに貯蔵される１
フレーム映像情報データの構造を示す図である。

【図１１】図７の１番目のトラック中、ＴＭ１に記録さ
れる映像情報データの構造を示す図である。

【図１２】図７の２番目のトラック中、ＴＭ２に記録さ
れる映像情報データの構造を示す図である。

【図１３】本発明の実施例によるメモリに貯蔵される１
フレーム付加情報データの構造を示す図である。

【図１４】図７の１番目のトラック中、ＴＢ１とＴＵ１
に各々記録される付加情報データの構造を示す図であ
る。

【図１５】図７の２番目のトラック中、ＴＢ２とＴＵ２
に各々記録される付加情報データの構造を示す図であ
る。

【図１６】エンコーディング（encoding）時、映像情報
用メモリに映像情報データを書入れるときのタイミング
図である。

【図１７】エンコーディング時、付加情報用メモリに付
加情報データを書入れるときのタイミング図である。

【図１８】エンコーディング時、映像情報用メモリから
映像情報データを読出すときのタイミング図である。

【図１９】エンコーディング時、付加情報用メモリから
付加情報を読出すときのタイミング図である。

【図２０】図８のエンコーダ用メモリ５およびメモリ制
御部６において、映像情報用メモリおよびメモリ制御回
路の望ましい実施例である。

【図２１】図８のエンコーダ用メモリ５およびメモリ制
御部６において、付加情報用メモリおよびメモリ制御回
路の望ましい実施例である。

【図２２】図８のデコーダ用メモリ２１およびメモリ制
御部２２において、映像情報用メモリおよびメモリ制御
回路の望ましい実施例である。

【図２３】図８のデコーダ用メモリ２１およびメモリ制
御部２２において、付加情報用メモリおよびメモリ制御
回路の望ましい実施例である。

【図２４】図２０の映像情報書入れアドレス発生部３８
の詳細回路図である。

【図２５】図２０の映像情報読出しアドレス発生部６４
の詳細回路図である。

【図２６】図２１の付加情報書入れアドレス発生部６４
の詳細回路図である。

【図２７】図２１の付加情報読出しアドレス発生部５１
の詳細回路図である。

【図２８】図８の外部エンコーダ４のデータ出力形態を
示す図である。

【図２９】デコーディング（decoding）時、映像情報用
メモリに映像情報データを書入れるときのタイミング図
である。

【図３０】デコーディング時、映像情報用メモリから映
像情報データを読出すときのタイミング図である。

【図３１】図２２の映像情報書入れアドレス発生部１０
２の詳細回路図である。

【図３２】図２２の映像情報読出しアドレス発生部１０
３の詳細回路図である。

【図３３】図２３の付加情報書入れアドレス発生部１１
８の詳細回路図である。

【図３４】図２３の付加情報読出しアドレス発生部１１
０の詳細回路図である。

【図３５】デコーディング時、付加情報用メモリに付加
情報を書入れるときのタイミング図である。

【図３６】デコーディング時、付加情報用メモリから付
加情報を読出すときのタイミング図である。

【図３７】図３７はメモリ参照のためのアドレス構成の
一例を示す図である。

【図３８】２倍速再生時、トラックに対するヘッドの走
査経路を示す図である。

【図３９】３倍速再生時、トラックに対するヘッドの走
査経路を示す図である。

【図４０】従来の技術によるデータフォーマット（data
format）の一例を示す図である。

【図４１】従来の技術によるテープフォーマット中の第
１トラックＴ１のデータ構造を示す図である。

【図４２】従来の技術によるテープフォーマット中の第
２トラックＴ２のデータ構造を示す図である。

【図４３】従来の技術によるテープフォーマットを示す
図である。

【符号の説明】

１ 入力端子 ２ Ａ／Ｄ変換部 ３ データ圧縮部 ４ 外部エンコーダ ５ エンコーダ用メモリ ６ 第１メモリ制御手段 ７ ＳＹＮＣ／ＩＤ信号発生手段 ８ 内部エンコーダ ９ Ｐ／Ｓコンバータ １０ 記録アンプ部 １１ 記録媒体 １２ 再生アンプ １３ Ｓ／Ｐコンバータ １４ クロック同期信号発生部 １５ 時間軸校正部 １６ ＳＹＮＣ検出部 １７ 内部デコーダ １８，１９ ２×１デマルチプレクサ ２０ ＩＤ検出部 ２１ デコーダ用メモリ ２２ 第２メモリ制御部 ２３ 外部デコーダ ２４，２５ ２×１マルチプレクサ ２６ データ復元部 ２７ エラー修正部 ２８ Ｄ／Ａ変換部

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 （ａ）データ圧縮論理によって圧縮され
   たデジタル映像データを記録する方法において、 （ｂ）１フレーム分のデジタル映像データを受信するス
   テップと、 （ｃ）デジタル映像データを、複数の外部コードと複数
   の内部コードとに変換するステップであって、 各外部コードは、映像情報データブロックと、第１の付
   加情報データブロックとを有し、 各内部コードは、映像情報データブロックと、第２付加
   情報データブロックとを有する、そのようなステップ
   と、 （ｄ）外部コードと内部コードから成る複数の論理ブロ
   ックを作成するステップであって、各論理コードブロッ
   クは、誤り訂正コードブロックとして用いられる、その
   ようなステップと、 （ｅ）各論理コードブロックを、第１ストア情報部分と
   第２ストア情報部分とに分割するステップであって、 第１ストア情報部分は、映像情報データブロックと第２
   付加情報データブロックとを有し、 第２ストア情報部分は、第１付加情報データブロックと
   第２付加情報データブロックとを有する、そのようなス
   テップと、 （ｆ）記録テープの各トラックの中央部分上に、第１ス
   トア情報部分を記録し、各トラックの上部分と下部分の
   みに、第２ストア情報部分を記録するステップとを含む
   ことを特徴とするデジタルＶＴＲの映像データ処理方
   法。
2. 【請求項２】 デジタル映像データを変換する前記ステ
   ップにおいて、 第１付加情報データブロックは、外部コード化によって
   作成され、 第２付加情報データブロックは、内部コード化によって
   作成されることを特徴とする請求項１記載のデジタルＶ
   ＴＲの映像データ処理方法。
3. 【請求項３】 （ａ）データ圧縮論理によって圧縮され
   てデジタル映像データを記録し再生するデジタルＶＴＲ
   の映像データ処理装置において、 （ｂ）アナログ映像データをデジタル映像データに変換
   するアナログ／デジタル変換器と、 （ｃ）デジタル映像データを圧縮して圧縮データを作成
   するデータ圧縮器と、 （ｄ）圧縮データをコード化して複数の外部コードを作
   成する外部エンコーダであって、 各外部コードは、映像情報と、その映像情報に付随する
   第１付加情報とを有する、そのような外部エンコーダ
   と、 （ｅ）２つのフレームメモリ部分に、デジタル映像デー
   タと外部コードの第１付加情報とをストアするコード化
   メモリと、 （ｆ）コード化メモリの書込みと読出しを制御するメモ
   リ制御手段と、 （ｇ）コード化メモリから１フレーム分の情報が与えら
   れたとき、第２付加情報として、同期化・識別情報を作
   成する同期化・識別信号発生手段と、 （ｈ）内部エンコーダであって、 コード化メモリからの情報をコード化して、複数の内部
   コードと、その各内部コードに第２付加情報を付随さ
   せ、 記録テープの各トラックの中央部分上に、映像情報と第
   ２付加情報とを記録し、 記録テープの各トラックの上部分と下部分とに、第１お
   よび第２付加情報を記録する、そのような内部エンコー
   ダと、 （ｉ）記録テープから再生された情報をデコードして、
   再生データとその再生データに対応する誤りフラグとを
   作成する内部デコーダと、 （ｊ）内部デコーダからの再生データと誤りフラグを、
   デマルチプレクスするデマルチプレクサと、 （ｋ）再生データ中の全ての識別情報を検出する識別デ
   ータ検出手段と、 （ｌ）誤りフラグの論理値に従って再生データと誤りフ
   ラグの両者をストアするデコードメモリと、 （ｍ）デコードメモリの書込みと読出しの動作を制御す
   る第２メモリ制御手段と、 （ｎ）外部デコーダであって、 第２メモリ制御手段の制御によって、デコードメモリか
   ら読出された再生データと誤りフラグとを受信し、 誤りフラグを用いて再生データをデコードし、 再生され得るデータ中に誤りがないときには、訂正され
   たデータとして再生データを作成し、 誤りがあるときには、訂正なしで再生データと誤りフラ
   グとを作成する、そのような外部デコーダと、 （ｏ）第２メモリ制御手段の制御によって、デマルチプ
   レクサからの情報を、または外部デコーダからの情報
   を、マルチプレクスするマルチプレクサと、 （ｐ）デマルチプレクサに接続され、マルチプレクサか
   らのマルチプレクスされた情報を、誤りフラグを用いて
   訂正し、訂正されたデータを作成するエラー訂正回路
   と、 （ｑ）訂正されたデータをアナログ信号に変換するデジ
   タル／アナログ変換器とを含み、 （ｒ）デコーダからの再生データと誤りフラグは、 高速再生動作時に、デマルチプレクサを介してマルチプ
   レクサに直接に与えられ、 低速再生時に、外部デコーダを介してマルチプレクサに
   与えられることを特徴とするデジタルＶＴＲの映像デー
   タ処理装置。