JP2641816B2 - 半導体集積回路の測定方法 - Google Patents

半導体集積回路の測定方法

Info

Publication number
JP2641816B2
JP2641816B2 JP3182444A JP18244491A JP2641816B2 JP 2641816 B2 JP2641816 B2 JP 2641816B2 JP 3182444 A JP3182444 A JP 3182444A JP 18244491 A JP18244491 A JP 18244491A JP 2641816 B2 JP2641816 B2 JP 2641816B2
Authority
JP
Japan
Prior art keywords
circuit
semiconductor integrated
measurement
circuit block
measuring device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3182444A
Other languages
English (en)
Other versions
JPH0526985A (ja
Inventor
和博 西村
清年 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3182444A priority Critical patent/JP2641816B2/ja
Priority to ITTO920622A priority patent/IT1257387B/it
Priority to US07/916,719 priority patent/US5386189A/en
Publication of JPH0526985A publication Critical patent/JPH0526985A/ja
Application granted granted Critical
Publication of JP2641816B2 publication Critical patent/JP2641816B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路（以
下、ＩＣとする）の検査を行う測定方法に関する。
【０００２】
【従来の技術】図６を参照して従来のＩＣの測定方法を
説明する。ＩＣ１はＰ１〜Ｐ６４の６４本の外部リード
１５を有しており、これら外部リード１５がそれぞれケ
ーブル１６を介して測定装置７のテストヘッド５に接続
されている。テストヘッド５はそれぞれコンパレータ１
８及びドライバ１９からなる少なくとも６４個のピンエ
レクトロニクス１７を有し、ＩＣ１の各外部リード１５
はそれぞれ対応するピンエレクトロニクス１７に接続さ
れている。さらに、測定装置７はコントローラ８を備え
ており、コントローラ８とテストヘッド５とが互いにケ
ーブル６により接続されている。例えば、ＩＣ１の機能
検査を行う場合には、まずコントローラ８の電源２０に
よりケーブル６、テストヘッド５及びケーブル１６を介
してＩＣ１の電源用の外部リード１５に電源が供給され
る。次に、コントローラ８のパターン発生器２２により
ハイレベルあるいはローレベルの信号がＩＣ１の試験に
必要な外部リード１５に印加され、ＩＣ１の出力信号が
コントローラ８の測定ユニット２１で測定される。通
常、一つのＩＣ１に対して数十種類の機能検査が実行さ
れ、各機能検査毎に信号が印加される外部リード１５は
変化する。信号が印加されない外部リード１５は、所定
の電位に固定される。
【０００３】
【発明が解決しようとする課題】以上のように従来は、
測定しようとするＩＣ１の全ての外部リード１５にそれ
ぞれテストヘッド５のピンエレクトロニクス１７を接続
し、この状態で検査を行っていた。このため、テストヘ
ッド５には少なくともＩＣ１に設けられた外部リード１
５と同数のピンエレクトロニクス１７を実装しなければ
ならなかった。従って、外部リード数の多い大型のＩＣ
を検査する場合には、ピンエレクトロニクス１７の少な
い構成の測定装置７は使用することができず、ピンエレ
クトロニクス１７を増設するかあるいは大型の測定装置
を用いる必要があるという問題点があった。特に、測定
の効率化を図るために複数のＩＣを同時に測定する場合
には、これら複数のＩＣの外部リードを全てピンエレク
トロニクスに１対１で接続するため、測定装置には同時
に測定する複数のＩＣの外部リードの総数以上のピンエ
レクトロニクスを実装する必要があり、測定装置の大型
化を余儀なくされていた。例えば、それぞれ６４本の外
部リードを有する四つのＩＣを同時に測定しようとする
と、６４×４＝２５６個のピンエレクトロニクスを必要
としていた。この発明はこのような問題点を解消するた
めになされたもので、ピンエレクトロニクスの数が少な
くても外部リードの総数の多い半導体集積回路の検査を
行うことができる半導体集積回路の測定方法を提供する
ことを目的とする。
【０００４】
【課題を解決するための手段】この発明に係る半導体集
積回路の測定方法は、それぞれ機能的に複数の回路ブロ
ックに分割可能な複数の半導体集積回路を配列し、複数
の半導体集積回路のそれぞれから互いに異なる回路ブロ
ックを選択し、選択された回路ブロック毎に測定装置に
より検査を行い、各半導体集積回路について前回選択さ
れた回路ブロックとは異なる回路ブロックを順次選択し
てその回路ブロック毎に測定装置により検査を行う方法
である。
【０００５】
【作用】この発明においては、複数の半導体集積回路の
それぞれから互いに異なる回路ブロックが選択されてそ
の回路ブロック毎に測定装置により検査が行われ、各半
導体集積回路について前回選択された回路ブロックとは
異なる回路ブロックが順次選択されてその回路ブロック
毎に検査される。
【０００６】
【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１はこの発明の一実施例に係る半導体集
積回路の測定方法を実施するための測定装置２７の構成
を示すブロック図である。測定装置２７は、コントロー
ラ２８と、ケーブル２６を介してコントローラ２８に接
続されたテストヘッド２５と、テストヘッド２５上に設
けられたマトリックス回路３０とを備えている。コント
ローラ２８は、電源４０と、測定ユニット４１と、パタ
ーン発生器４２とを有している。テストヘッド２５はそ
れぞれコンパレータ３８及びドライバ３９からなる少な
くとも６４個のピンエレクトロニクス３７を有してい
る。測定しようとするＩＣ１は、図２に示されるよう
に、チップ９を有すると共に、チップ９に形成された電
極２３にＡｇ線１４を介して接続されたＰ１〜Ｐ６４の
６４本の外部リード１５を有している。チップ９は、機
能的に四つの回路ブロックＡ〜Ｄに分割可能である。従
って、回路ブロックＡ〜Ｄのうちいずれか一つの回路ブ
ロックのみを検査する場合には、６４本の外部リード１
５全てを用いずに、その回路ブロックに関係する例えば
外部リード１５の総数６４の１／４程度の本数の外部リ
ード１５を用いるだけで検査を行うことができる。な
お、他のＩＣ２〜４もＩＣ１と同様の構成を有してい
る。
【０００７】これらＩＣ１〜４の外部リード１５が測定
装置２７のマトリックス回路３０に接続されている。マ
トリックス回路３０は、図３に示されるように、コント
ローラ２８により制御される多数の切り替えスイッチを
有している。切り替えスイッチは少なくとも６４×４＝
２５６個設けられており、ＩＣ１〜４の全ての外部リー
ド１５がそれぞれ対応する切り替えスイッチに接続され
ている。例えば、ＩＣ１〜４の第１の外部リードＰ１が
それぞれマトリックス回路３０の切り替えスイッチ３１
〜３４の一端に接続され、これらの切り替えスイッチ３
１〜３４の他端がテストヘッド２５の一つのピンエレク
トロニクス３７に接続されている。切り替えスイッチ３
１〜３４は、コントローラ２８によってそのうちのいず
れか一つのみが選択的に導通状態となり、他の切り替え
スイッチは遮断状態とされる。図３では、切り替えスイ
ッチ３１のみが導通状態となり、ＩＣ１の外部リードＰ
１が選択されてピンエレクトロニクス３７に接続されて
いる。
【０００８】次に、図４を参照してこの実施例に係る測
定方法を説明する。まず、測定しようとするＩＣ１〜４
を配列し、測定装置２７のコントローラ２８によりマト
リックス回路３０を制御して、ＩＣ１〜４のそれぞれか
ら互いに異なる回路ブロックＡ〜Ｄを選択させる。図４
において、各ＩＣ１〜４の回路ブロックＡ〜Ｄのうち斜
線が施された部分は、マトリックス回路２５により選択
された回路ブロックを示す。すなわち、ある測定サイク
ルｎにおいては、ＩＣ１では、回路ブロックＡの測定に
必要な外部リード１５のみがそれぞれテストヘッド２５
のピンエレクトロニクス３７に接続され、回路ブロック
Ａの測定に不必要な他の外部リード１５は所定の電位に
固定される。同様にして、ＩＣ２では回路ブロックＢ、
ＩＣ３では回路ブロックＣ、ＩＣ４では回路ブロックＤ
の測定に必要な外部リード１５のみがテストヘッド２５
のピンエレクトロニクス３７に接続され、他の外部リー
ド１５は所定の電位に固定される。この状態で、測定装
置２７により検査が行われる。まず、コントローラ２８
の電源４０からケーブル２６、テストヘッド２５及びケ
ーブル３６を介して各ＩＣ１〜４の電源用の外部リード
１５に電源が供給される。次に、コントローラ２８のパ
ターン発生器４２によりハイレベルあるいはローレベル
の信号が各ＩＣ１〜４の選択された回路ブロックＡ〜Ｄ
の測定に必要な外部リード１５に印加され、ＩＣ１の出
力信号がコントローラ２８の測定ユニット４１で測定さ
れる。
【０００９】このようにして測定サイクルｎの測定が終
了すると、次の測定サイクルｎ＋１に移行し、各ＩＣ１
〜４のそれぞれについて測定サイクルｎとは異なった回
路ブロックが選択される。すなわち、ＩＣ１〜４の配列
位置を変えることなくマトリックス回路３０により、Ｉ
Ｃ１では回路ブロックＢが、ＩＣ２では回路ブロックＣ
が、ＩＣ３では回路ブロックＤが、ＩＣ４では回路ブロ
ックＡがそれぞれ選択される。なお、図４において、丸
印は既に測定が済んだ回路ブロックを示している。そし
て、測定サイクルｎと同様にして各回路ブロックの測定
が行われる。同様に、次の測定サイクルｎ＋２において
は、ＩＣ１の回路ブロックＣ、ＩＣ２の回路ブロック
Ｄ、ＩＣ３の回路ブロックＡ及びＩＣ４の回路ブロック
Ｂの測定が行われ、測定サイクルｎ＋３においては、Ｉ
Ｃ１の回路ブロックＤ、ＩＣ２の回路ブロックＡ、ＩＣ
３の回路ブロックＢ及びＩＣ４の回路ブロックＣの測定
が行われる。以上のようにして測定サイクルｎ〜ｎ＋３
の四つのサイクルが終了すると、各ＩＣ１〜４はそれぞ
れ全ての回路ブロックＡ〜Ｄについて検査し終わったこ
ととなる。その後、各ＩＣ１〜４についてそれぞれ回路
ブロックＡ〜Ｄの検査結果からそのＩＣの検査規格の良
否が判定される。
【００１０】以上の一連の検査は、測定装置２７に内蔵
された検査プログラムによって実行されるが、この検査
プログラムは任意のＩＣの回路ブロックＡ〜Ｄを検査す
る部分と、マトリックス回路３０を制御して測定装置２
７に接続された四つのＩＣから互いに異なる回路ブロッ
クＡ〜Ｄを選択させると共に測定サイクル毎に選択する
回路ブロックを変更させる部分とを含んでいる。この実
施例においては、マトリックス回路３０を用いて四つの
ＩＣ１〜４をそれぞれ回路ブロックＡ〜Ｄ毎に検査する
ので、テストヘッド２５が６４個程度のピンエレクトロ
ニクス３７しか有していなくても、それぞれ６４本の外
部リード１５を備えた四つのＩＣを一度に検査すること
ができる。なお、測定しようとするＩＣの全ての外部リ
ードにそれぞれピンエレクトロニクスを接続する従来の
測定方法においても測定項目毎に順次必要な外部リード
に信号が印加されてＩＣからの出力信号が測定されてい
たので、この実施例におけるＩＣ一つ当たりの測定時間
は従来の所要時間と同等である。なお、図１ではマトリ
ックス回路３０がテストヘッド２５上に設けられていた
が、同様のマトリックス回路をテストヘッド２５内に内
蔵することもできる。
【００１１】次に、他の実施例に係る測定方法について
図５を参照して説明する。この実施例においては、マト
リックス回路を使用せずに、ＩＣ１〜４の配列位置を変
えることにより選択される回路ブロックを変更させよう
とするものである。図示しないが、テストヘッド２５に
は第１〜第４の四つのＩＣソケットが接続され、第１の
ＩＣソケットではここに装着されたＩＣの回路ブロック
Ａの測定に必要な外部リードのみがテストヘッド２５の
ピンエレクトロニクス３７に接続され、同様に第２のＩ
Ｃソケットでは回路ブロックＢ、第３のＩＣソケットで
は回路ブロックＣ、第４のＩＣソケットでは回路ブロッ
クＤの測定に必要な外部リードのみがテストヘッド２５
のピンエレクトロニクス３７に接続されている。従っ
て、第１〜第４のＩＣソケットにＩＣ１〜４をそれぞれ
装着すると、図５の測定サイクルｎの斜線部で示される
回路ブロックの測定を行うことができる。この状態で測
定サイクルｎの測定を行い、測定が終了したら、今度は
ＩＣ１〜３をそれぞれ第１〜第３のＩＣソケットから隣
の第２〜第４のＩＣソケットに装着し直す。なお、第１
のＩＣソケットには新たなＩＣが装着される。これによ
り、図５の測定サイクルｎ＋１に示されるように、ＩＣ
１〜３はそれぞれ回路ブロックＢ〜Ｄの測定に必要な外
部リードがテストヘッド２５のピンエレクトロニクス３
７に接続されることとなり、これらの回路ブロックの測
定が行われる。
【００１２】このようにして、測定サイクル毎に各ＩＣ
を隣のＩＣソケットに装着し直しながら測定すれば、初
めの４測定サイクルにより一つのＩＣの測定が完了し、
次の測定サイクルからは一つの測定サイクルが終了する
毎に測定が完了したＩＣが一つずつ得られることとな
る。なお、ＩＣソケットはＩＣを挿入するタイプのもの
でもよく、またＩＣの各外部リードに接触する複数の測
定ピンからなるものでもよい。
【００１３】また、上述した各実施例では、測定しよう
とするＩＣが機能的に四つの回路ブロックＡ〜Ｄに分割
可能であったために一度に四つのＩＣを測定装置２７に
接続して測定したが、機能的に分割できる回路ブロック
の個数がそれ以外の場合には、その回路ブロック数に応
じた個数のＩＣを同時に測定すればよい。
【００１４】
【発明の効果】以上説明したように、この発明に係る半
導体集積回路の測定方法では、それぞれ機能的に複数の
回路ブロックに分割可能な複数の半導体集積回路を配列
し、複数の半導体集積回路のそれぞれから互いに異なる
回路ブロックを選択し、選択された回路ブロック毎に測
定装置により検査を行い、各半導体集積回路について前
回選択された回路ブロックとは異なる回路ブロックを順
次選択してその回路ブロック毎に測定装置により検査を
行うので、測定装置に設けられたピンエレクトロニクス
の数が少なくても外部リードの総数の多い半導体集積回
路の検査を行うことができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係る半導体集積回路の測
定方法を実施するための測定装置の構成を示すブロック
図である。
【図２】この発明の測定方法を適用する半導体集積回路
を示す概略図である。
【図３】図１の測定装置の内部構成を示す概略図であ
る。
【図４】実施例の測定方法を示す概念図である。
【図５】他の実施例の測定方法を示す概念図である。
【図６】従来の測定装置の構成を示すブロック図であ
る。
【符号の説明】
１〜４ 半導体集積回路 ２７ 測定装置 ３０ マトリックス回路
フロントページの続き (56)参考文献 特開 平３−17575（ＪＰ，Ａ) 特開 平４−191675（ＪＰ，Ａ) 特開 平２−278173（ＪＰ，Ａ) 特開 昭60−120269（ＪＰ，Ａ) 特開 昭58−14547（ＪＰ，Ａ) 特開 平１−119772（ＪＰ，Ａ) 実開 平３−6577（ＪＰ，Ｕ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 それぞれ機能的に複数の回路ブロックに
    分割可能な複数の半導体集積回路を配列し、 複数の半導体集積回路のそれぞれから互いに異なる回路
    ブロックを選択し、 選択された回路ブロック毎に測定装置により検査を行
    い、 各半導体集積回路について前回選択された回路ブロック
    とは異なる回路ブロックを順次選択してその回路ブロッ
    ク毎に測定装置により検査を行うことを特徴とする半導
    体集積回路の測定方法。
  2. 【請求項２】 各半導体集積回路の回路ブロックの選択
    はその半導体集積回路の配列位置で決定され、各半導体
    集積回路の配列位置を互いに変えることにより前回選択
    された回路ブロックとは異なる回路ブロックが選択され
    る請求項１記載の測定方法。
  3. 【請求項３】 各半導体集積回路の回路ブロックは測定
    装置に設けられたマトリックス回路により選択され、各
    半導体集積回路の配列位置を変えることなくマトリック
    ス回路により前回選択された回路ブロックとは異なる回
    路ブロックが選択される請求項１記載の測定方法。
JP3182444A 1991-07-23 1991-07-23 半導体集積回路の測定方法 Expired - Lifetime JP2641816B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP3182444A JP2641816B2 (ja) 1991-07-23 1991-07-23 半導体集積回路の測定方法
ITTO920622A IT1257387B (it) 1991-07-23 1992-07-21 Procedimento di misura per circuiti integrati.
US07/916,719 US5386189A (en) 1991-07-23 1992-07-22 IC measuring method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3182444A JP2641816B2 (ja) 1991-07-23 1991-07-23 半導体集積回路の測定方法

Publications (2)

Publication Number Publication Date
JPH0526985A JPH0526985A (ja) 1993-02-05
JP2641816B2 true JP2641816B2 (ja) 1997-08-20

Family

ID=16118377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3182444A Expired - Lifetime JP2641816B2 (ja) 1991-07-23 1991-07-23 半導体集積回路の測定方法

Country Status (3)

Country Link
US (1) US5386189A (ja)
JP (1) JP2641816B2 (ja)
IT (1) IT1257387B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5563524A (en) * 1989-05-19 1996-10-08 A.T.E. Solutions, Inc. Apparatus for testing electric circuits
DE69333571T2 (de) * 1992-07-27 2005-08-04 Credence Systems Corp., Fremont Gerät zur automatischen prüfung von komplexen vorrichtungen
DE69428326T2 (de) * 1993-11-08 2002-04-18 Honda Motor Co Ltd Gerät zur Prüfung der elektrischen Bauteile eines Wechselrichters
US5608337A (en) * 1995-06-07 1997-03-04 Altera Corporation Method and apparatus of testing an integrated circuit device
US6476628B1 (en) * 1999-06-28 2002-11-05 Teradyne, Inc. Semiconductor parallel tester
US6657455B2 (en) * 2000-01-18 2003-12-02 Formfactor, Inc. Predictive, adaptive power supply for an integrated circuit under test
US7342405B2 (en) * 2000-01-18 2008-03-11 Formfactor, Inc. Apparatus for reducing power supply noise in an integrated circuit
DE10002831C2 (de) * 2000-01-24 2002-01-03 Infineon Technologies Ag Verfahren und Vorrichtung zum Testen elektronischer Bauelemente
US6476631B1 (en) * 2001-06-29 2002-11-05 Lsi Logic Corporation Defect screening using delta VDD
CN100337119C (zh) * 2003-03-10 2007-09-12 盛群半导体股份有限公司 集成电路的检测方法
EP1721174A4 (en) * 2004-03-05 2009-01-14 Qualitau Inc UNIT OF MEASUREMENT OF A TWO-CHANNEL SOURCE USED TO SUBMIT A SEMICONDUCTOR DEVICE TO TESTING
JP4294053B2 (ja) * 2004-12-14 2009-07-08 敦章 渋谷 試験装置
DE102005011512A1 (de) * 2005-03-10 2006-09-21 Endress + Hauser Wetzer Gmbh + Co. Kg Signalausgabeeinheit
US7208969B2 (en) * 2005-07-06 2007-04-24 Optimaltest Ltd. Optimize parallel testing
US7528622B2 (en) * 2005-07-06 2009-05-05 Optimal Test Ltd. Methods for slow test time detection of an integrated circuit during parallel testing
KR100835466B1 (ko) * 2006-12-08 2008-06-04 동부일렉트로닉스 주식회사 반도체 테스트장치의 핀 일렉트로닉스 확장 구조
KR100916762B1 (ko) * 2007-12-10 2009-09-14 주식회사 아이티엔티 반도체 디바이스 테스트 시스템
US8112249B2 (en) * 2008-12-22 2012-02-07 Optimaltest Ltd. System and methods for parametric test time reduction
KR102388044B1 (ko) * 2015-10-19 2022-04-19 삼성전자주식회사 테스트 장치 및 이를 포함하는 테스트 시스템

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4300207A (en) * 1979-09-25 1981-11-10 Grumman Aerospace Corporation Multiple matrix switching system
JPS5661136A (en) * 1979-10-25 1981-05-26 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor test equipment
US4404519A (en) * 1980-12-10 1983-09-13 International Business Machine Company Testing embedded arrays in large scale integrated circuits
US4402055A (en) * 1981-01-27 1983-08-30 Westinghouse Electric Corp. Automatic test system utilizing interchangeable test devices
US4481627A (en) * 1981-10-30 1984-11-06 Honeywell Information Systems Inc. Embedded memory testing method and apparatus
US4724379A (en) * 1984-03-14 1988-02-09 Teradyne, Inc. Relay multiplexing for circuit testers
US4639664A (en) * 1984-05-31 1987-01-27 Texas Instruments Incorporated Apparatus for testing a plurality of integrated circuits in parallel
GB8432533D0 (en) * 1984-12-21 1985-02-06 Plessey Co Plc Integrated circuits
US4719411A (en) * 1985-05-13 1988-01-12 California Institute Of Technology Addressable test matrix for measuring analog transfer characteristics of test elements used for integrated process control and device evaluation
US5126953A (en) * 1986-06-27 1992-06-30 Berger James K Printed circuit board assembly tester
US5025210A (en) * 1986-07-18 1991-06-18 Kabushiki Kaisha Toshiba Evaluation facilitating circuit device
US5034685A (en) * 1988-05-16 1991-07-23 Leedy Glenn J Test device for testing integrated circuits
US4926363A (en) * 1988-09-30 1990-05-15 Advanced Micro Devices, Inc. Modular test structure for single chip digital exchange controller
US5025205A (en) * 1989-06-22 1991-06-18 Texas Instruments Incorporated Reconfigurable architecture for logic test system

Also Published As

Publication number Publication date
IT1257387B (it) 1996-01-15
JPH0526985A (ja) 1993-02-05
US5386189A (en) 1995-01-31
ITTO920622A1 (it) 1994-01-21
ITTO920622A0 (it) 1992-07-21

Similar Documents

Publication Publication Date Title
JP2641816B2 (ja) 半導体集積回路の測定方法
JP3686445B2 (ja) 基板トポロジデータの利用により強化された相互接続テスト方法
JPH09113583A (ja) 内部回路の試験方法及びその試験装置
KR19990023805A (ko) 압축된 디지털 테스트데이터를 이용한 ｉｃ칩 검사장치 및 이 검사장치를 이용한 ｉｃ칩 검사방법
JP2006126197A (ja) 汎用テスト治具
JP3483130B2 (ja) 集積回路の検査方法
JP2897660B2 (ja) 半導体集積回路検査装置のテストパターンメモリの制御方式
US5206862A (en) Method and apparatus for locally deriving test signals from previous response signals
JPH11211793A (ja) Ｉｃ試験装置
JPH0421106Y2 (ja)
JP3190827B2 (ja) 半導体装置およびそのテスト方法
JPH03267779A (ja) 集積回路試験装置
JPH10223711A (ja) 半導体集積回路装置とその試験方法
KR930006962B1 (ko) 반도체 시험방법
JPH0572296A (ja) 半導体集積回路
JP3215600B2 (ja) Ｉｃ試験装置
JP3185187B2 (ja) Ｉｃ試験装置
JPH09298222A (ja) 半導体装置の測定システム及びその測定方法
JPH07154053A (ja) 配線基板の試験方法、その装置および配線基板
JPS6329261Y2 (ja)
KR100505613B1 (ko) 반도체 메모리 장치의 번인 테스트용 인쇄회로기판
JPH05264632A (ja) 試験端子選択回路
KR100311010B1 (ko) 집적회로소자들의 검사방법
JPH05264669A (ja) 半導体集積回路の試験装置
JP2002221557A (ja) バーンイン試験装置及び方法