JPH05264669A - 半導体集積回路の試験装置 - Google Patents
半導体集積回路の試験装置Info
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- JPH05264669A JPH05264669A JP4062905A JP6290592A JPH05264669A JP H05264669 A JPH05264669 A JP H05264669A JP 4062905 A JP4062905 A JP 4062905A JP 6290592 A JP6290592 A JP 6290592A JP H05264669 A JPH05264669 A JP H05264669A
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Abstract
(57)【要約】
【目的】バーンインボード上の半導体集積回路に試験信
号を印加する場合において、ボード上の全半導体集積回
路に同時印加するモードと、分割して印加するモードを
可能にする。 【構成】ソケット配列の選択情報７を入力してセレクタ
ー動作信号２を出力するスキャンレジスター６と、セレ
クター動作信号２の状態によりセレクター信号３が出力
端子５に順番に低レベルに設定されたり同時に低レベル
に設定されるようにプログラムされたセレクター１と、
セレクター信号の状態が低レベルの時のみスキャン信号
を出力させる論理回路８を設ける。 【効果】バーンインボード上の半導体集積回路毎に試験
信号を印加し試験する場合と、一括同時に印加する場合
の両方が可能になる。
号を印加する場合において、ボード上の全半導体集積回
路に同時印加するモードと、分割して印加するモードを
可能にする。 【構成】ソケット配列の選択情報７を入力してセレクタ
ー動作信号２を出力するスキャンレジスター６と、セレ
クター動作信号２の状態によりセレクター信号３が出力
端子５に順番に低レベルに設定されたり同時に低レベル
に設定されるようにプログラムされたセレクター１と、
セレクター信号の状態が低レベルの時のみスキャン信号
を出力させる論理回路８を設ける。 【効果】バーンインボード上の半導体集積回路毎に試験
信号を印加し試験する場合と、一括同時に印加する場合
の両方が可能になる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の試験装
置に関する。
置に関する。
【０００２】
【従来の技術】一定に維持された温度環境下たとえば温
度範囲５０℃〜１００℃のうちの選ばれた所定温度に維
持された恒温槽内に被試験半導体集積回路を載置し、そ
の状態で電気的な試験を行なって良、不良の判定をする
ことは、完成された半導体集積回路の初期不良の除去や
信頼性を確保するうえで有効である。この試験では、所
定の高温となっている恒温槽内にそれぞれソケットに搭
載された複数の被試験半導体集積回路を収納し恒温槽の
外部に備えた測定器とソケットとをたとえばリード線手
段で電気的に接続して複数の被試験半導体集積回路の１
個１個を順に測定している。または被試験半導体集積回
路をグループ分けしてグループ毎に電気的試験を行なう
ことも出来る。
度範囲５０℃〜１００℃のうちの選ばれた所定温度に維
持された恒温槽内に被試験半導体集積回路を載置し、そ
の状態で電気的な試験を行なって良、不良の判定をする
ことは、完成された半導体集積回路の初期不良の除去や
信頼性を確保するうえで有効である。この試験では、所
定の高温となっている恒温槽内にそれぞれソケットに搭
載された複数の被試験半導体集積回路を収納し恒温槽の
外部に備えた測定器とソケットとをたとえばリード線手
段で電気的に接続して複数の被試験半導体集積回路の１
個１個を順に測定している。または被試験半導体集積回
路をグループ分けしてグループ毎に電気的試験を行なう
ことも出来る。
【０００３】いずれの場合でも一定に維持された温度環
境下で半導体集積回路の電気的試験を行なう従来技術の
試験装置は、今から電気的試験を行おうとする半導体集
積回路もしくは半導体集積回路グループのみに電圧（試
験電圧）を印加するものである。
境下で半導体集積回路の電気的試験を行なう従来技術の
試験装置は、今から電気的試験を行おうとする半導体集
積回路もしくは半導体集積回路グループのみに電圧（試
験電圧）を印加するものである。
【０００４】
【発明が解決しようとする課題】この従来の試験装置で
は、一定に維持された温度環境下で所定の電圧を所定時
間を印加（以下、試験ストレス、と称す）した後にこの
温度環境下で電気的試験を行なう場合に問題を生じる。
すなわち上記したように、従来技術では今から電気的試
験を行おうとする半導体集積回路もしくは半導体集積回
路グループのみに電圧（試験電圧）を印加するものであ
るから、例えば１時間の試験ストレスが必要な場合でも
電気的試験を行なっている時間だけが試験ストレスの時
間であるから、数分の１時間しか試験ストレスが行なわ
れないこととなり、十分の信頼性評価が不可能となる。
一方、所定の１時間の試験ストレスを行なおうとすると
電気的試験の時間を数倍余計に延長しなくてはならない
から試験装置の稼働率が低下してしまう。
は、一定に維持された温度環境下で所定の電圧を所定時
間を印加（以下、試験ストレス、と称す）した後にこの
温度環境下で電気的試験を行なう場合に問題を生じる。
すなわち上記したように、従来技術では今から電気的試
験を行おうとする半導体集積回路もしくは半導体集積回
路グループのみに電圧（試験電圧）を印加するものであ
るから、例えば１時間の試験ストレスが必要な場合でも
電気的試験を行なっている時間だけが試験ストレスの時
間であるから、数分の１時間しか試験ストレスが行なわ
れないこととなり、十分の信頼性評価が不可能となる。
一方、所定の１時間の試験ストレスを行なおうとすると
電気的試験の時間を数倍余計に延長しなくてはならない
から試験装置の稼働率が低下してしまう。
【０００５】
【課題を解決するための手段】本発明の特徴は、ある温
度環境下において、被試験半導体集積回路の良／不良が
判定可能な試験装置で、バーンインボード上の被試験半
導体集積回路をある一定の数量毎に選択するようにスキ
ャン信号を印加する場合と、一括同時にスキャン信号を
印加する場合の両モードを可能にした回路を有する半導
体集積回路の試験装置にある。
度環境下において、被試験半導体集積回路の良／不良が
判定可能な試験装置で、バーンインボード上の被試験半
導体集積回路をある一定の数量毎に選択するようにスキ
ャン信号を印加する場合と、一括同時にスキャン信号を
印加する場合の両モードを可能にした回路を有する半導
体集積回路の試験装置にある。
【０００６】本発明の他の特徴は、半導体集積回路の選
択情報を入力してセレクター動作信号を出力するスキャ
ンレジスターと、セレクター動作信号の状態によりセレ
クター信号が複数の出力端子に対し順番に低レベルに設
定されたり同時に低レベルに設定されるようにプログラ
ムされたセレクターと、セレクター信号とスキャン信号
を入力し、セレクター信号の状態が低レベルの時のみス
キャン信号を出力させる理論回路とを有している半導体
集積回路の試験装置にある。
択情報を入力してセレクター動作信号を出力するスキャ
ンレジスターと、セレクター動作信号の状態によりセレ
クター信号が複数の出力端子に対し順番に低レベルに設
定されたり同時に低レベルに設定されるようにプログラ
ムされたセレクターと、セレクター信号とスキャン信号
を入力し、セレクター信号の状態が低レベルの時のみス
キャン信号を出力させる理論回路とを有している半導体
集積回路の試験装置にある。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の実施例の半導体集積回路の試験装置
のバーンインボード上に配列されたソケットに実装され
た半導体集積回路を順番に選択させる回路のブロック図
である。本実施例では半導体集積回路の選択情報７が入
力されセレクター動作信号２を出力するスキャンレジス
ター６と、セレクター動作信号２を入力して実際のバー
ンインボード上のソケット配列に合わせてセレクター信
号３を出力するセレクター１と、セレクター信号３と試
験するための印加電圧であるスキャン信号１０を入力し
セレクター信号３の状態によりスキャン信号１０を出力
させる論理回路８Ｈ1 〜８Ｈ26により構成されている。
る。図１は本発明の実施例の半導体集積回路の試験装置
のバーンインボード上に配列されたソケットに実装され
た半導体集積回路を順番に選択させる回路のブロック図
である。本実施例では半導体集積回路の選択情報７が入
力されセレクター動作信号２を出力するスキャンレジス
ター６と、セレクター動作信号２を入力して実際のバー
ンインボード上のソケット配列に合わせてセレクター信
号３を出力するセレクター１と、セレクター信号３と試
験するための印加電圧であるスキャン信号１０を入力し
セレクター信号３の状態によりスキャン信号１０を出力
させる論理回路８Ｈ1 〜８Ｈ26により構成されている。
【０００８】次に示す表１は本実施例のセレクター１に
入力されるセレクター動作信号２と出力するセレクター
信号３の関係を表す真理値表である。
入力されるセレクター動作信号２と出力するセレクター
信号３の関係を表す真理値表である。
【０００９】
【表１】
【００１０】図２は本実施例で使用されるバーンインボ
ードのソケット配列に対する半導体集積回路の複数の出
力ライン１１や、スキャン信号１０用に配線されたスキ
ャンライン９Ｓ1 〜９Ｓ26を表した図面である。半導体
集積回路を搭載したソケットを有するバーンインボード
は、想像線（２点鎖線）で示した恒温槽内に収容され所
定の高温に維持される。測定に用いる各ライン（線）は
恒温槽の外部に導出され、外部に備えられている図１の
装置を含む試験装置に接続されている。
ードのソケット配列に対する半導体集積回路の複数の出
力ライン１１や、スキャン信号１０用に配線されたスキ
ャンライン９Ｓ1 〜９Ｓ26を表した図面である。半導体
集積回路を搭載したソケットを有するバーンインボード
は、想像線（２点鎖線）で示した恒温槽内に収容され所
定の高温に維持される。測定に用いる各ライン（線）は
恒温槽の外部に導出され、外部に備えられている図１の
装置を含む試験装置に接続されている。
【００１１】このバーンインボード１２は図２に示すよ
うに、縦／横に多数個配列されたソケット１３の横列毎
に共通に配線され論理回路８Ｈ1 〜８Ｈ26のそれぞれに
対応して電気的に接続されているスキャン信号１０用の
複数のスキャンライン９Ｓ1〜９Ｓ26と、ソケット配列
の縦列毎に共通に電気的に接続され装置の複数の試験回
路と、それぞれ独立に接続された半導体集積回路の出力
信号用の複数の出力ライン１１とを備えている。
うに、縦／横に多数個配列されたソケット１３の横列毎
に共通に配線され論理回路８Ｈ1 〜８Ｈ26のそれぞれに
対応して電気的に接続されているスキャン信号１０用の
複数のスキャンライン９Ｓ1〜９Ｓ26と、ソケット配列
の縦列毎に共通に電気的に接続され装置の複数の試験回
路と、それぞれ独立に接続された半導体集積回路の出力
信号用の複数の出力ライン１１とを備えている。
【００１２】次に動作について述べる。バーンインボー
ド１２上の縦／横に多数個配列されたソケット１３上の
半導体集積回路１４に対し、半導体集積回路１４の内部
回路を出力可能な状態にする信号のうち任意の信号をス
キャン信号１０とし、このスキャン信号１０によりスキ
ャンライン９Ｓ1 〜９Ｓ26毎に選択し、横一列一度に半
導体集積回路１４から出力信号を出力ライン１１に出力
させて、出力ライン１１の数に応じて独立に接続されて
いる複数の判定回路により同時に試験を行っている。
ド１２上の縦／横に多数個配列されたソケット１３上の
半導体集積回路１４に対し、半導体集積回路１４の内部
回路を出力可能な状態にする信号のうち任意の信号をス
キャン信号１０とし、このスキャン信号１０によりスキ
ャンライン９Ｓ1 〜９Ｓ26毎に選択し、横一列一度に半
導体集積回路１４から出力信号を出力ライン１１に出力
させて、出力ライン１１の数に応じて独立に接続されて
いる複数の判定回路により同時に試験を行っている。
【００１３】スキャンライン毎に選択する事により、他
のスキャンラインの半導体集積回路からは出力信号が同
時に出ていない。言い換えると出力ラインからみると常
に１個の半導体集積回路しか選択されていない為、出力
ライン毎に共通に配線されている複数の半導体集積回路
のうち、出力ラインを占有するデバイスは常時１個づつ
の為、出力信号の判定に際し半導体集積回路毎に判定を
行っている。
のスキャンラインの半導体集積回路からは出力信号が同
時に出ていない。言い換えると出力ラインからみると常
に１個の半導体集積回路しか選択されていない為、出力
ライン毎に共通に配線されている複数の半導体集積回路
のうち、出力ラインを占有するデバイスは常時１個づつ
の為、出力信号の判定に際し半導体集積回路毎に判定を
行っている。
【００１４】半導体集積回路に必要な他の信号は全数共
通に配線され印加されている。
通に配線され印加されている。
【００１５】スキャン信号１０の割り振りは、スキャン
レジスター６に装置の試験回路数を考慮したソケット配
列の選択情報７を入力し、スキャンの順番を規定したセ
レクター動作信号２をスキャンレジスター６から出力す
る。１列目のスキャライン９Ｓ1 がスキャンされ試験が
終了するとクロック信号１５により２列目のスキャンラ
イン９Ｓ2 をスキャン動作するセレクター動作信号２が
出力される。以下、同様に３列目４列目……とセレクタ
ー動作信号を出力する。
レジスター６に装置の試験回路数を考慮したソケット配
列の選択情報７を入力し、スキャンの順番を規定したセ
レクター動作信号２をスキャンレジスター６から出力す
る。１列目のスキャライン９Ｓ1 がスキャンされ試験が
終了するとクロック信号１５により２列目のスキャンラ
イン９Ｓ2 をスキャン動作するセレクター動作信号２が
出力される。以下、同様に３列目４列目……とセレクタ
ー動作信号を出力する。
【００１６】すなわち、バーンインボード１２上に配列
されたソケット１３に実装された半導体集積回路１４毎
に試験をしたい場合は、表１の真理値表に示す１〜２６
迄の組み合わせの入力情報をセレクター動作信号２とし
てセレクター１の入力端子４ａ〜４ｆに順番にスキャン
レジスター６から入力する。スキャンレジスター６は装
置の試験回路数を考慮したソケット配列の選択情報７が
入力され、スキャンの順番を規定したセレクター動作信
号２を出力する。セレクター１ではこのセレクター動作
信号２の組み合わせにより出力が予め表１の真理値表に
示すようにプログラムされ、出力端子５Ｄ1 〜５Ｄ26に
セレクター信号３として出力され論理回路８Ｈ1 〜８Ｈ
26に送信される。
されたソケット１３に実装された半導体集積回路１４毎
に試験をしたい場合は、表１の真理値表に示す１〜２６
迄の組み合わせの入力情報をセレクター動作信号２とし
てセレクター１の入力端子４ａ〜４ｆに順番にスキャン
レジスター６から入力する。スキャンレジスター６は装
置の試験回路数を考慮したソケット配列の選択情報７が
入力され、スキャンの順番を規定したセレクター動作信
号２を出力する。セレクター１ではこのセレクター動作
信号２の組み合わせにより出力が予め表１の真理値表に
示すようにプログラムされ、出力端子５Ｄ1 〜５Ｄ26に
セレクター信号３として出力され論理回路８Ｈ1 〜８Ｈ
26に送信される。
【００１７】論理回路８Ｈ1 〜８Ｈ26の入力端子の片側
にはそれぞれセレクター１の出力端５Ｄ1 〜５Ｄ26に接
続され、一方の入力端子には半導体集積回路１４の内部
回路を出力可能な状態にする信号のうち任意の信号をス
キャン信号１０として入力されている。セレクター動作
信号２の組み合わせによりセレクター１からのセレクタ
ー信号３が低レベルで印加されている論理回路８はスキ
ャン信号１０がスキャンライン９に出力され、その結果
半導体集積回路１４から出力信号が出力ライン１１に出
力される。この出力信号を判定することにより半導体集
積回路１４の試験を行う。高レベルのセレクター信号３
が入力されている論理回路８からはスキャン信号１０が
出力されず半導体集積回路１４から出力信号が出力され
ない。
にはそれぞれセレクター１の出力端５Ｄ1 〜５Ｄ26に接
続され、一方の入力端子には半導体集積回路１４の内部
回路を出力可能な状態にする信号のうち任意の信号をス
キャン信号１０として入力されている。セレクター動作
信号２の組み合わせによりセレクター１からのセレクタ
ー信号３が低レベルで印加されている論理回路８はスキ
ャン信号１０がスキャンライン９に出力され、その結果
半導体集積回路１４から出力信号が出力ライン１１に出
力される。この出力信号を判定することにより半導体集
積回路１４の試験を行う。高レベルのセレクター信号３
が入力されている論理回路８からはスキャン信号１０が
出力されず半導体集積回路１４から出力信号が出力され
ない。
【００１８】バーンインボード１２上の横／縦に配列さ
れたソケット１３には、横列毎に共通にスキャン信号１
０用のスキャンライン９Ｓ1 〜９Ｓ26が配線され、半導
体集積回路の出力端子は縦列毎に共通に出力ライン１１
が配線されている。バーンインボード１２上の半導体集
積回路１４の選択方法は、まずスキャンレジスター６か
らセレクター１に入力されるセレクター動作信号２が表
１に示される組み合わせ１の状態でセレクター１に入力
されるとセレクター１の出力端子の５Ｄ1 のみ低レベル
が出力され他の出力端子５Ｄ1 〜５Ｄ26は高レベルが出
力される。この為、論理回路８Ｈ1 〜８Ｈ26のうち論理
回路８Ｈ1 のみスキャン信号１０が出力可能な状態で他
の論理回路８Ｈ1 〜８Ｈ26はスキャン信号１０が出力さ
れずバーンインボード１２上のスキャンライン９Ｓ1 の
横一列の半導体集積回路にスキャン信号１０が印加され
る。
れたソケット１３には、横列毎に共通にスキャン信号１
０用のスキャンライン９Ｓ1 〜９Ｓ26が配線され、半導
体集積回路の出力端子は縦列毎に共通に出力ライン１１
が配線されている。バーンインボード１２上の半導体集
積回路１４の選択方法は、まずスキャンレジスター６か
らセレクター１に入力されるセレクター動作信号２が表
１に示される組み合わせ１の状態でセレクター１に入力
されるとセレクター１の出力端子の５Ｄ1 のみ低レベル
が出力され他の出力端子５Ｄ1 〜５Ｄ26は高レベルが出
力される。この為、論理回路８Ｈ1 〜８Ｈ26のうち論理
回路８Ｈ1 のみスキャン信号１０が出力可能な状態で他
の論理回路８Ｈ1 〜８Ｈ26はスキャン信号１０が出力さ
れずバーンインボード１２上のスキャンライン９Ｓ1 の
横一列の半導体集積回路にスキャン信号１０が印加され
る。
【００１９】他のスキャンライン９Ｓ1 〜９Ｓ26はスキ
ャン信号１０が印加されない為、半導体集積回路からは
出力信号が出力されず縦列毎に共通に配線されている出
力ライン１１は同時に複数からの出力信号が出されず、
必ず１個の半導体集積回路が選ばれ複数の出力が衝突す
ることはない。
ャン信号１０が印加されない為、半導体集積回路からは
出力信号が出力されず縦列毎に共通に配線されている出
力ライン１１は同時に複数からの出力信号が出されず、
必ず１個の半導体集積回路が選ばれ複数の出力が衝突す
ることはない。
【００２０】スキャンライン９Ｓ1 でバーンインボード
上の横一列の試験が終了したら、スキャンレジスター６
にクロック信号１５が入力されてその時のセレクター動
作信号２がリセットされると同時に新たにセレクター１
にスキャンレジスター６からセレクター動作信号２が表
１の真理値表の組み合わせ２の信号が入力される。入力
されるセレクター動作信号２の組み合わせ２によりセレ
クター１の出力端子の５Ｄ2 のみ低レベルが出力され論
理回路８Ｈ2 のみスキャン信号１０が出力可能な状態と
なり、バーンインボード１２上のスキャライン９Ｓ2 の
半導体集積回路１４にスキャン信号１０が印加される。
以下同様にバーンインボード１２上の横一列づつスキャ
ライン９毎に選択され、一本のスキャンライン９に接続
されている半導体集積回路の数と同数で、バーンインボ
ード１２上の縦列毎に共通に配線されている半導体集積
回路の出力ライン１１それぞれに独立に接続された試験
回路により個々の半導体集積回路１４の試験を実行す
る。
上の横一列の試験が終了したら、スキャンレジスター６
にクロック信号１５が入力されてその時のセレクター動
作信号２がリセットされると同時に新たにセレクター１
にスキャンレジスター６からセレクター動作信号２が表
１の真理値表の組み合わせ２の信号が入力される。入力
されるセレクター動作信号２の組み合わせ２によりセレ
クター１の出力端子の５Ｄ2 のみ低レベルが出力され論
理回路８Ｈ2 のみスキャン信号１０が出力可能な状態と
なり、バーンインボード１２上のスキャライン９Ｓ2 の
半導体集積回路１４にスキャン信号１０が印加される。
以下同様にバーンインボード１２上の横一列づつスキャ
ライン９毎に選択され、一本のスキャンライン９に接続
されている半導体集積回路の数と同数で、バーンインボ
ード１２上の縦列毎に共通に配線されている半導体集積
回路の出力ライン１１それぞれに独立に接続された試験
回路により個々の半導体集積回路１４の試験を実行す
る。
【００２１】バーンインボード１２上に配列されたソケ
ット１３に実装された半導体集積回路１４毎に試験を実
行しない場合は、つまり個々の半導体集積回路の出力に
より良／不良を判定させないで電気的なストレスのみ印
加するような場合は、スキャンレジスター６からセレク
ター１の入力端子４ｆに高レベルの信号を印加する。
ット１３に実装された半導体集積回路１４毎に試験を実
行しない場合は、つまり個々の半導体集積回路の出力に
より良／不良を判定させないで電気的なストレスのみ印
加するような場合は、スキャンレジスター６からセレク
ター１の入力端子４ｆに高レベルの信号を印加する。
【００２２】セレクター１では入力端子４ｆに高レベル
の信号が入力されると表１の真理値表に示す組み合わせ
２７のように出力端子５Ｄ1 〜５Ｄ26全てに低レベルの
信号が出力されるように予めセレクター１内部にプログ
ラムされている。論理回路８Ｈ1 〜８Ｈ26のセレクター
１の出力に接続されている入力端子は全て低レベルにな
り、スキャン信号１０として使用されている任意の信号
が論理回路８Ｈ1 〜８Ｈ26から、バーンインボード１２
上の横列毎に共通に配線されているスキャンライン９Ｓ
1 〜９Ｓ26を通して半導体集積回路１４の全数に同時に
印加される。
の信号が入力されると表１の真理値表に示す組み合わせ
２７のように出力端子５Ｄ1 〜５Ｄ26全てに低レベルの
信号が出力されるように予めセレクター１内部にプログ
ラムされている。論理回路８Ｈ1 〜８Ｈ26のセレクター
１の出力に接続されている入力端子は全て低レベルにな
り、スキャン信号１０として使用されている任意の信号
が論理回路８Ｈ1 〜８Ｈ26から、バーンインボード１２
上の横列毎に共通に配線されているスキャンライン９Ｓ
1 〜９Ｓ26を通して半導体集積回路１４の全数に同時に
印加される。
【００２３】この時セレクター１の入力端子４ｆに高レ
ベルの信号が印加されている場合は他の入力端子４ａ〜
４ｅにはどのような信号（Ｈ又はＬ）が印加されても影
響されず、出力は表１の真理値表の２７の信号の組み合
わせとなるように設定されている。表１では入力端子４
ａ〜４ｅの任意の信号レベルをＸ印で示している。
ベルの信号が印加されている場合は他の入力端子４ａ〜
４ｅにはどのような信号（Ｈ又はＬ）が印加されても影
響されず、出力は表１の真理値表の２７の信号の組み合
わせとなるように設定されている。表１では入力端子４
ａ〜４ｅの任意の信号レベルをＸ印で示している。
【００２４】本実施例ではセレクター１の入力を６本、
スキャンライン数を２６本としたが、別にこの数字の限
りではない。また、バーンインボード上の半導体集積回
路の選択を横一列としたが、横一列にこだわらず、ある
決められたブロックで指定しても構わない。
スキャンライン数を２６本としたが、別にこの数字の限
りではない。また、バーンインボード上の半導体集積回
路の選択を横一列としたが、横一列にこだわらず、ある
決められたブロックで指定しても構わない。
【００２５】このように個々の半導体集積回路の出力を
判定する場合と出力の判定はせず全数同時にストレス試
験を実施する場合の両用が可能で、半導体集積回路の出
力を判定しないでストレス信号のみ印加するような試験
の場合には、スキャン信号として使用されている信号が
同時に半導体集積回路の全数に印加されるので、バーン
インボード上の全半導体集積回路のストレス試験が同時
に可能で時間的に効率が良い。
判定する場合と出力の判定はせず全数同時にストレス試
験を実施する場合の両用が可能で、半導体集積回路の出
力を判定しないでストレス信号のみ印加するような試験
の場合には、スキャン信号として使用されている信号が
同時に半導体集積回路の全数に印加されるので、バーン
インボード上の全半導体集積回路のストレス試験が同時
に可能で時間的に効率が良い。
【００２６】
【発明の効果】以上説明したように本発明は出力信号を
バーンインボード上の半導体集積回路をスキャンする方
式とし、かつこれにセレクターの入力信号を１本追加し
てスキャンせず全信号同時印加の方式の両用を可能にし
たので、個々の半導体集積回路の出力を判定する場合と
出力の判定はせず全数同時にストレス試験を実施する場
合の両用が可能で、半導体集積回路の出力を判定しない
でストレス信号のみ印加するような試験の場合には、ス
キャン信号として使用されている信号が同時に半導体集
積回路の全数に印加されるので、全半導体集積回路のス
トレス試験が同時に可能で時間的に効率が良いという効
果を有する。
バーンインボード上の半導体集積回路をスキャンする方
式とし、かつこれにセレクターの入力信号を１本追加し
てスキャンせず全信号同時印加の方式の両用を可能にし
たので、個々の半導体集積回路の出力を判定する場合と
出力の判定はせず全数同時にストレス試験を実施する場
合の両用が可能で、半導体集積回路の出力を判定しない
でストレス信号のみ印加するような試験の場合には、ス
キャン信号として使用されている信号が同時に半導体集
積回路の全数に印加されるので、全半導体集積回路のス
トレス試験が同時に可能で時間的に効率が良いという効
果を有する。
【図１】本発明の実施例を示すブロック図。
【図２】本発明の実施例に用いるバーンインボードのソ
ケット配列及び配線を示す図。
ケット配列及び配線を示す図。
１ セレクター ２ セレクター動作信号 ３ セレクター信号 ４ 入力端子ａ〜ｆ ５ 出力端子Ｄ1 〜Ｄ26 ６ スキャンレジスター ７ 選択情報 ８ 論理回路Ｈ1 〜Ｈ26 ９ スキャンラインＳ1 〜Ｓ26 １０ スキャン信号 １１ 出力ライン １２ バーンインボード １３ ソケット １４ 半導体集積回路 １５ クロック信号
Claims (2)
- 【請求項１】 ある温度環境下において、被試験半導体
集積回路の良／不良が判定可能な試験装置で、バーンイ
ンボード上の被試験半導体集積回路をある一定の数量毎
に選択するようにスキャン信号を印加する場合と、一括
同時にスキャン信号を印加する場合の両モードを可能に
した回路を有することを特徴とした半導体集積回路の試
験装置。 - 【請求項２】 半導体集積回路の選択情報を入力してセ
レクター動作信号を出力するスキャンレジスターと、セ
レクター動作信号の状態によりセレクター信号が複数の
出力端子に対し順番に低レベルに設定されたり同時に低
レベルに設定されるようにプログラムされたセレクター
と、セレクター信号とスキャン信号を入力し、セレクタ
ー信号の状態が低レベルの時のみスキャン信号を出力さ
せる理論回路とを有していることを特徴とする半導体集
積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062905A JPH05264669A (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062905A JPH05264669A (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05264669A true JPH05264669A (ja) | 1993-10-12 |
Family
ID=13213740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062905A Withdrawn JPH05264669A (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05264669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100768578B1 (ko) * | 1999-11-29 | 2007-10-19 | 마쯔시다덴기산교 가부시키가이샤 | 집적회로의 검사 장치 |
-
1992
- 1992-03-19 JP JP4062905A patent/JPH05264669A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100768578B1 (ko) * | 1999-11-29 | 2007-10-19 | 마쯔시다덴기산교 가부시키가이샤 | 집적회로의 검사 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |