JPH01243783A - 入力データ同期を備えたデジタルチップ - Google Patents
入力データ同期を備えたデジタルチップInfo
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- JPH01243783A JPH01243783A JP26129888A JP26129888A JPH01243783A JP H01243783 A JPH01243783 A JP H01243783A JP 26129888 A JP26129888 A JP 26129888A JP 26129888 A JP26129888 A JP 26129888A JP H01243783 A JPH01243783 A JP H01243783A
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- 238000012546 transfer Methods 0.000 claims abstract description 21
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 238000005259 measurement Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 2
- 230000007704 transition Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- RFHAOTPXVQNOHP-UHFFFAOYSA-N fluconazole Chemical compound C1=NC=NN1CC(C=1C(=CC(F)=CC=1)F)(O)CN1C=NC=N1 RFHAOTPXVQNOHP-UHFFFAOYSA-N 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Complex Calculations (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、入力データ同期を備えたデジタルチップに関
する。
する。
[従来技術]
デジタル技術において非常に多数の異なる機能を有する
チップが使用される。例えばデジタルテレビジョン受像
機に使用されるチップの場合のように複数のチップが共
同してもよい。このようなチップは、入力データクロッ
クによってクロックされた入力データ用のmデータライ
ンの任意の数を含む入力バスの少なくとも1つを有する
。チップ内部において通常入力データは、入力データが
チップ内において処理される前に入力データクロックと
同じ周波数を有するチップの内部クロック信号により同
期化される。
チップが使用される。例えばデジタルテレビジョン受像
機に使用されるチップの場合のように複数のチップが共
同してもよい。このようなチップは、入力データクロッ
クによってクロックされた入力データ用のmデータライ
ンの任意の数を含む入力バスの少なくとも1つを有する
。チップ内部において通常入力データは、入力データが
チップ内において処理される前に入力データクロックと
同じ周波数を有するチップの内部クロック信号により同
期化される。
[発明の解決すべき課題]
例えばデジタルテレビジョン受像機等のようないくつか
の適用において、データ補間が実行されるか、もしくは
データが書き込み速度よりも高速度、でメモリから読み
出される場合、チップは全体的に入力データクロックの
周波数の整数倍である周波数を有するクロック信号を供
給されなければならない。同期に対して入力データクロ
ックの周波数を有するクロック信号は、またチップの外
側に設けられたクロック発生器から供給されなければな
らないため、このようなチップは2つのクロック信号の
それぞれに対して1つづつの端子を必要とする。
の適用において、データ補間が実行されるか、もしくは
データが書き込み速度よりも高速度、でメモリから読み
出される場合、チップは全体的に入力データクロックの
周波数の整数倍である周波数を有するクロック信号を供
給されなければならない。同期に対して入力データクロ
ックの周波数を有するクロック信号は、またチップの外
側に設けられたクロック発生器から供給されなければな
らないため、このようなチップは2つのクロック信号の
それぞれに対して1つづつの端子を必要とする。
しかしながら利用できるチップ端子の数は、しばしば種
々のチップ機能によって必要とされた数よりも少ないた
め、2つの必要なりロック信号端子を使用することはほ
とんど不可能である。
々のチップ機能によって必要とされた数よりも少ないた
め、2つの必要なりロック信号端子を使用することはほ
とんど不可能である。
本発明は、単一の外部端子だけを必要とする人力データ
クロックにより入力データを同期化する方法を提供する
ことを目的とするものである。
クロックにより入力データを同期化する方法を提供する
ことを目的とするものである。
[課題解決のための手段]
この目的は、入力データクロックによってクロックされ
、周波数が入力データクロックの周波数の整数倍である
チップに供給されたクロック信号によりチップ内におい
て同期化されなくてはならない入力データライン用のm
データラインを含む入力バスと、1:(n−1)マーク
/スペース比を有する方形波信号である出力を有するク
ロック信号用のリセット可能なn分割周波数デバイダと
、各々が入力バスのデータラインの1つと関連され、ク
ロック信号が同期信号として供給される第1、第2、・
・・第mのデータシンクロナイザと、第1のデータシン
クロナイザおよびクロック信号の出力が供給され、n分
割周波数デバイダのリセット入力に供給される出力をを
し、それが周期された入力データの2つの連続する状態
変化の可能な限り中央に位置されるn分割周波数デバイ
ダの出力信号のパルスを発生させる入力データクロック
に関するクロック信号の位相を測定するための測定回路
と、それぞれデータシンクロナイザの1つに後続し、周
波数デバイダの出力によってクロックされ、少なくとも
信号位相比較用の測定回路に必要な測定時間に等しい遅
延を生成する複数の遅延ステージと、それぞれが遅延ス
テージの1つに後続し、制御入力に供給されるn分割周
波数デバイダの出力を有する転送スイッチとを含む入力
データ同期を備えたデジタルチップによって達成される
。
、周波数が入力データクロックの周波数の整数倍である
チップに供給されたクロック信号によりチップ内におい
て同期化されなくてはならない入力データライン用のm
データラインを含む入力バスと、1:(n−1)マーク
/スペース比を有する方形波信号である出力を有するク
ロック信号用のリセット可能なn分割周波数デバイダと
、各々が入力バスのデータラインの1つと関連され、ク
ロック信号が同期信号として供給される第1、第2、・
・・第mのデータシンクロナイザと、第1のデータシン
クロナイザおよびクロック信号の出力が供給され、n分
割周波数デバイダのリセット入力に供給される出力をを
し、それが周期された入力データの2つの連続する状態
変化の可能な限り中央に位置されるn分割周波数デバイ
ダの出力信号のパルスを発生させる入力データクロック
に関するクロック信号の位相を測定するための測定回路
と、それぞれデータシンクロナイザの1つに後続し、周
波数デバイダの出力によってクロックされ、少なくとも
信号位相比較用の測定回路に必要な測定時間に等しい遅
延を生成する複数の遅延ステージと、それぞれが遅延ス
テージの1つに後続し、制御入力に供給されるn分割周
波数デバイダの出力を有する転送スイッチとを含む入力
データ同期を備えたデジタルチップによって達成される
。
[実施例]
第1図の非常に概略化されたブロック図は、入力データ
doがmデータラインを有する入力バスebにより供給
されるチップicを示す。入力データdeは入力データ
クロックによってクロックされる。
doがmデータラインを有する入力バスebにより供給
されるチップicを示す。入力データdeは入力データ
クロックによってクロックされる。
これはこのクロック率で状態変化が発生することを意味
する。チップ1cの別の外部端子の中のクロック信号t
に対する端子だけが示されている。
する。チップ1cの別の外部端子の中のクロック信号t
に対する端子だけが示されている。
このクロック信号の周波数は入力データクロックの周波
数の整数倍(n)である。チップは、1:(n−1)の
マーク/スペース比を有する方形波である出力clを有
するクロック信号を用のリセット可能なn分割周波数デ
バイダrtを含む。したがってクロック信号の周波数は
入力データクロックの周波数に減少される。
数の整数倍(n)である。チップは、1:(n−1)の
マーク/スペース比を有する方形波である出力clを有
するクロック信号を用のリセット可能なn分割周波数デ
バイダrtを含む。したがってクロック信号の周波数は
入力データクロックの周波数に減少される。
チップicにおいて入力バスの各mデータラインは、ク
ロック信号tが同期信号として供給されるデータシンク
ロナイザd1・・・dIIlの1つを有する。
ロック信号tが同期信号として供給されるデータシンク
ロナイザd1・・・dIIlの1つを有する。
さらにチップは、第1のデータシンクロナイザd1の出
力およびクロック信号tが供給される入力データクロッ
クに関するクロック信号tの位相を測定する測定回路f
f1sを含む。周波数デバイダrtのリセット人力「S
に供給される測定回路msの出力は、入力データdeの
2つの連続的な状態変化のできるだけ中央に周波数デバ
イダ「tの出力パルスを位置させる。
力およびクロック信号tが供給される入力データクロッ
クに関するクロック信号tの位相を測定する測定回路f
f1sを含む。周波数デバイダrtのリセット人力「S
に供給される測定回路msの出力は、入力データdeの
2つの連続的な状態変化のできるだけ中央に周波数デバ
イダ「tの出力パルスを位置させる。
データシンクロナイザdi・・・diはそれぞれにクロ
ック信号tよってクロックされ、少なくとも信号位相比
較用の測定回路■Sに必要な時間と等しい遅延を与える
遅延ステージVS・・・VSllの1つによって後続さ
れる。各遅延ステージVSに後続してn分割周波数デバ
イダrtの出力c1によって制御される制御入力を有す
る転送スイッチ11 、 tmの一つが配置される。
ック信号tよってクロックされ、少なくとも信号位相比
較用の測定回路■Sに必要な時間と等しい遅延を与える
遅延ステージVS・・・VSllの1つによって後続さ
れる。各遅延ステージVSに後続してn分割周波数デバ
イダrtの出力c1によって制御される制御入力を有す
る転送スイッチ11 、 tmの一つが配置される。
第1図において転送スイッチt1・・・tmの出力は、
出力デバイダが出力バスbaに与えられる処理ステージ
pに供給されることができることが示されている。図示
された実施例においてステージpはn分割周波数デバイ
ダrtの出力clによってクロックされる。しかしなが
ら上記に示されているようにクロック信号tをステージ
pに供給することも出来る。ステージpの構造およびク
ロックは当業者の判断に委ねられる。
出力デバイダが出力バスbaに与えられる処理ステージ
pに供給されることができることが示されている。図示
された実施例においてステージpはn分割周波数デバイ
ダrtの出力clによってクロックされる。しかしなが
ら上記に示されているようにクロック信号tをステージ
pに供給することも出来る。ステージpの構造およびク
ロックは当業者の判断に委ねられる。
測定回路msの実施例が第2図に示され、第1のデータ
シンクロナイザdiが再度ここに図示されている。第2
図において2つの重複しない二位相クロックz、zqは
、測定回路l1lsに供給されたクロック信号tとして
動作するチップ1cの内部または外部のクロック信号【
から得られるとする。
シンクロナイザdiが再度ここに図示されている。第2
図において2つの重複しない二位相クロックz、zqは
、測定回路l1lsに供給されたクロック信号tとして
動作するチップ1cの内部または外部のクロック信号【
から得られるとする。
第2図において第1のデータシンクロナイザd1が第1
の二位相クロック2と同期し、これは第1のデータシン
クロナイザd1がこの二位相クロック用の端子を有する
事実により示される。本発明が絶縁ゲート電界効果トラ
ンジスタ集積回路技術すなわちMOS技術により実現さ
れるならば、データシンクロナイザは二位相クロックの
一方によってクロックされ、それを介して他方の二位相
クロツクにより同期される信号がデータシンクロナイザ
の出力に送信される転送素子を含むドイツ特許出願DE
−A2657281 (−CD−81557508)号
明細書に記載された装置にすることができる。
の二位相クロック2と同期し、これは第1のデータシン
クロナイザd1がこの二位相クロック用の端子を有する
事実により示される。本発明が絶縁ゲート電界効果トラ
ンジスタ集積回路技術すなわちMOS技術により実現さ
れるならば、データシンクロナイザは二位相クロックの
一方によってクロックされ、それを介して他方の二位相
クロツクにより同期される信号がデータシンクロナイザ
の出力に送信される転送素子を含むドイツ特許出願DE
−A2657281 (−CD−81557508)号
明細書に記載された装置にすることができる。
第2図の測定回路ff1sは第2の二位相クロックzq
と同期し、この第2の位相クロックによってクロックさ
れる第1の転送素子triによって後続される付加デー
タシンクロナイザdl’を含む;簡単に示すために転送
素子triは、チップICの構造に応じて異なる電子手
段により実現されるためオン/オフスイッチとして示さ
れている;チップicがCMOS技術により形成される
場合には転送素子triは例えば伝送ゲートとなる。
と同期し、この第2の位相クロックによってクロックさ
れる第1の転送素子triによって後続される付加デー
タシンクロナイザdl’を含む;簡単に示すために転送
素子triは、チップICの構造に応じて異なる電子手
段により実現されるためオン/オフスイッチとして示さ
れている;チップicがCMOS技術により形成される
場合には転送素子triは例えば伝送ゲートとなる。
第1のアントゲ−)ulおよびオアゲートogの第1の
入力は、第1のデータシンクロナイザdlの出力に接続
され、第2の入力は第1の転送素子triの出力に接続
される。2つのゲートは第1の遅延素子vlおよび第2
の遅延素子v2によってそれぞれ後続され、各素子はそ
れらに供給されるクロック信号tの期間に等しい遅延を
生成する。
入力は、第1のデータシンクロナイザdlの出力に接続
され、第2の入力は第1の転送素子triの出力に接続
される。2つのゲートは第1の遅延素子vlおよび第2
の遅延素子v2によってそれぞれ後続され、各素子はそ
れらに供給されるクロック信号tの期間に等しい遅延を
生成する。
ナンドゲートngの第1の人力は第1の遅延素子vlの
出力に接続され、第2の人力は第1のデータシンクロナ
イザdiの出力に接続され、一方第3の入力は第1のイ
ンバータ11の反転出力信号を供給され、この反転はT
S2のインバータ12によって実行される。
出力に接続され、第2の人力は第1のデータシンクロナ
イザdiの出力に接続され、一方第3の入力は第1のイ
ンバータ11の反転出力信号を供給され、この反転はT
S2のインバータ12によって実行される。
ナンドゲートngは二素子ゲートdgによって後続され
る。二素子ゲートdgはオア素子OV、およびナンド索
子nVから成り、このナンド素子nvは二素子ゲートd
gのナンド側入力でオア素子OVの出力をナンドし、そ
の入力がナンドゲートngの出力に接続されている。
る。二素子ゲートdgはオア素子OV、およびナンド索
子nVから成り、このナンド素子nvは二素子ゲートd
gのナンド側入力でオア素子OVの出力をナンドし、そ
の入力がナンドゲートngの出力に接続されている。
論理ゲートに対して共通に使用される符号によるグラフ
表示は、二素子ゲートdgの出力における黒丸が二素子
ゲートdgは負荷抵抗を1つだけ有し、一方オア素子は
このような負荷抵抗を持たないことを示すように選択さ
れる。これは、専門用語の識別が“論理索子“と“論理
ゲート″との間で行われるからである。
表示は、二素子ゲートdgの出力における黒丸が二素子
ゲートdgは負荷抵抗を1つだけ有し、一方オア素子は
このような負荷抵抗を持たないことを示すように選択さ
れる。これは、専門用語の識別が“論理索子“と“論理
ゲート″との間で行われるからである。
二素子ゲートdgのオア素子Ovの3つの入力は第1の
データシンクロナイザdiの出力、第2の遅延素子v2
の出力および第2のインバータ12の出力にそれぞれ接
続される;第3の入力はこのように第1のインバータi
fの出力の反転出力信号を供給される。二素子ゲートd
gの出力は、第1の二位相クロックによってクロックさ
れ、周波数デバイダrtのリセット人力rsに接続され
たその出力を有する第2の転送索子tr2によって後続
される。
データシンクロナイザdiの出力、第2の遅延素子v2
の出力および第2のインバータ12の出力にそれぞれ接
続される;第3の入力はこのように第1のインバータi
fの出力の反転出力信号を供給される。二素子ゲートd
gの出力は、第1の二位相クロックによってクロックさ
れ、周波数デバイダrtのリセット人力rsに接続され
たその出力を有する第2の転送索子tr2によって後続
される。
第2図において上記に記載された回路がさらに改善され
ることが出来ることが破線で描かれている2つの接続線
で示されている。これについて、エクスノアゲートXが
設けられ、その第1の入力は付加データシンクロナイザ
dl′の出力に接続され、またその第2の入力はクロッ
ク信号tの間隔に等しい遅延を生成する第3の遅延素子
v3を介して付加データシンクロナイザdl’の出力に
接続される。第2のアンドゲートu2の入力出力パスの
1つは、第2の転送素子tr2の出力とリセット人力「
Sとの間に挿入され、第2のアンドゲートu2はエクス
ノアゲートXの出力に接続された別の入力ををする。し
たがってこの改善により周波数デバイダrtのリセット
人力「Sは、第2のアンドゲートu2の出力によって制
御される。
ることが出来ることが破線で描かれている2つの接続線
で示されている。これについて、エクスノアゲートXが
設けられ、その第1の入力は付加データシンクロナイザ
dl′の出力に接続され、またその第2の入力はクロッ
ク信号tの間隔に等しい遅延を生成する第3の遅延素子
v3を介して付加データシンクロナイザdl’の出力に
接続される。第2のアンドゲートu2の入力出力パスの
1つは、第2の転送素子tr2の出力とリセット人力「
Sとの間に挿入され、第2のアンドゲートu2はエクス
ノアゲートXの出力に接続された別の入力ををする。し
たがってこの改善により周波数デバイダrtのリセット
人力「Sは、第2のアンドゲートu2の出力によって制
御される。
この改善によりデータ信号の能動端部の傾斜が非常に小
さくなるため、データ転送が間違った瞬間に発生する誤
りの動作が避けられる。
さくなるため、データ転送が間違った瞬間に発生する誤
りの動作が避けられる。
第3図は、n−2すなわちクロック信号tの周波数が入
力データクロックの周波数の2倍である場合、第1図お
よび第2図の本発明の実施例において発生する複数の信
号波形を示す。2つの二位相クロックz、zqの波形は
、第3図の上部ラインにおいて1からlOまで連続的に
番号を付けられる10個の交互に連続するパルスとして
示されている。
力データクロックの周波数の2倍である場合、第1図お
よび第2図の本発明の実施例において発生する複数の信
号波形を示す。2つの二位相クロックz、zqの波形は
、第3図の上部ラインにおいて1からlOまで連続的に
番号を付けられる10個の交互に連続するパルスとして
示されている。
したがって二位相クロック2は奇数番号のパルス1.3
,5,7.9を含み、一方二位相クロックzqは偶数番
号のパルス2.4,6.8.10を含む。
,5,7.9を含み、一方二位相クロックzqは偶数番
号のパルス2.4,6.8.10を含む。
第1図および第2図における対応する信号、もしくはそ
れらの出力において各波形を供給するそれらのサブ回路
の参照記号がそれぞれの波形の左側に示されている。右
側には各曲線が1から28まで連続的に番号を付けられ
ている。各曲線において参照記号および番号が位置する
基本ラインは、示された2つの2進レベルのより負のレ
ベルすなわちLレベルを表わす。したがって他方のレベ
ルはHレベルとなる。したがって二位相クロック2の奇
数番号を付けられたパルスおよび二位相クロックzqの
偶数番号を付けられたパルスはHレベルである。
れらの出力において各波形を供給するそれらのサブ回路
の参照記号がそれぞれの波形の左側に示されている。右
側には各曲線が1から28まで連続的に番号を付けられ
ている。各曲線において参照記号および番号が位置する
基本ラインは、示された2つの2進レベルのより負のレ
ベルすなわちLレベルを表わす。したがって他方のレベ
ルはHレベルとなる。したがって二位相クロック2の奇
数番号を付けられたパルスおよび二位相クロックzqの
偶数番号を付けられたパルスはHレベルである。
曲線3乃至14および15乃至2Bは、入力データed
の状M変化の2つの異なる一時的な位置に対する第2図
の信号波形を示す。曲線3乃至14の場合、入力データ
edの状態変化(曲線3)は、クロックパルス1.5お
よび9の期間に発生する(したがって入力データクロッ
クの周波数は二位相クロックz、zqの周波数の半分で
あることが明らかである)。
の状M変化の2つの異なる一時的な位置に対する第2図
の信号波形を示す。曲線3乃至14の場合、入力データ
edの状態変化(曲線3)は、クロックパルス1.5お
よび9の期間に発生する(したがって入力データクロッ
クの周波数は二位相クロックz、zqの周波数の半分で
あることが明らかである)。
曲線15乃至26の場合、状態変化はクロックパルス2
.8および10の期間に発生する。曲線27および28
はデータ転送の一時的な位置を示している。
.8および10の期間に発生する。曲線27および28
はデータ転送の一時的な位置を示している。
曲線3において状態変化は上記のようにパルスエのHレ
ベルの間に発生する;曲線3における状態変化はLレベ
ルからHレベルへの推移であると考えられる。この状態
変化は、データシンクロナイザdlによりクロック信号
2と同期化され、した“かってクロックパルス2のHレ
ベルの期間にデータシンクロナイザd1の出力に現われ
るが、しかしクロックパルス3のHレベルの間データシ
ンクロナイザd1′の出力には現われない。これはこの
ブタシンクロナイザがクロック信号z9と同期するので
、同期信号は曲線3および5を比較するとクロックパル
ス3の期間にその出力に転送されるためである。
ベルの間に発生する;曲線3における状態変化はLレベ
ルからHレベルへの推移であると考えられる。この状態
変化は、データシンクロナイザdlによりクロック信号
2と同期化され、した“かってクロックパルス2のHレ
ベルの期間にデータシンクロナイザd1の出力に現われ
るが、しかしクロックパルス3のHレベルの間データシ
ンクロナイザd1′の出力には現われない。これはこの
ブタシンクロナイザがクロック信号z9と同期するので
、同期信号は曲線3および5を比較するとクロックパル
ス3の期間にその出力に転送されるためである。
クロックパルス4のHレベルの期間中データシンクロナ
イザd1′の出力は、反転形態すなわちLレベルでイン
バータ11の出力に現われる。これは転送素子triが
このクロックパルスによってオンにされるためである。
イザd1′の出力は、反転形態すなわちLレベルでイン
バータ11の出力に現われる。これは転送素子triが
このクロックパルスによってオンにされるためである。
アンドゲートu1の出力はクロックパルス2のHレベル
の期間にHレベルに変化する。これはその瞬間にデータ
シンクロナイザdlおよびインバータ11の両方の出力
がHレベルであるためである。アンドゲートu1の出力
におけるHレベルは、クロックパルス4まで継続する。
の期間にHレベルに変化する。これはその瞬間にデータ
シンクロナイザdlおよびインバータ11の両方の出力
がHレベルであるためである。アンドゲートu1の出力
におけるHレベルは、クロックパルス4まで継続する。
これはインバータ11の出力がそのときLレベルに変化
するためである(上記を見よ)。
するためである(上記を見よ)。
クロックパルス6の期間にオアゲートOgの出力におけ
るHレベルはLレベルに変化する。これはデータシンク
ロナイザd1の出力がLレベルを示し、インバータ11
の出力がLレベルにあるためである。
るHレベルはLレベルに変化する。これはデータシンク
ロナイザd1の出力がLレベルを示し、インバータ11
の出力がLレベルにあるためである。
オアゲートogの出力におけるLレベルは、クロックパ
ルス8の間に再びHレベルに変化する。
ルス8の間に再びHレベルに変化する。
アンドゲートu1およびオアゲートogの出力信号は、
曲線8および9により示されるように二位相クロックz
、zqのクロック期間と等しい遅延で遅延素子vl、v
2の出力に現われる。曲線IIであるインバータ12の
出力は、インバータ11の出力の反転信号を表わし、そ
れ故転送素子trlの出力における信号と同一である。
曲線8および9により示されるように二位相クロックz
、zqのクロック期間と等しい遅延で遅延素子vl、v
2の出力に現われる。曲線IIであるインバータ12の
出力は、インバータ11の出力の反転信号を表わし、そ
れ故転送素子trlの出力における信号と同一である。
これは第2図を第3図により説明するとき各サブ回路の
遅延が考慮されないためである。
遅延が考慮されないためである。
ナンドゲートngの3つの入力はそれぞれ曲線4.9お
よび11から分るようにこのクロックパルスの期間中の
みHレベルであるためナンドゲートngの出力における
信号は、クロックパルス40期間HレベルからLレベル
に変化する。曲線9に見られるようにクロックパルス8
の期間、遅延素子v1の出力が再度Lレベルになるため
ナンドゲートngの出力におけるLレベルは再びHレベ
ルに変化する。
よび11から分るようにこのクロックパルスの期間中の
みHレベルであるためナンドゲートngの出力における
信号は、クロックパルス40期間HレベルからLレベル
に変化する。曲線9に見られるようにクロックパルス8
の期間、遅延素子v1の出力が再度Lレベルになるため
ナンドゲートngの出力におけるLレベルは再びHレベ
ルに変化する。
クロックパルス4の期間中もまた二素子ゲートdgの出
力におけるLレベルがHレベルに変化し、このHレベル
はクロックパルス6の間に再びLレベルに変化する。こ
のLレベルはクロックパルス8中にHレベルに変化し、
曲線13を参照するとこのHレベルはクロックパルス1
0の期間に再度Lレベルに変化する。クロックパルス4
の期間中のしからHレベルへの推移は、曲線4.10.
11および12を比較すると二素子ゲートdgに対する
4つの人力のためである。クロックパルス4の間オア素
子OVは曲線4のHレベルのためにHレベルを供給し、
またナンドゲートngの出力がクロックパルス4までH
レベルであるため、それまで二素子ゲートdgの出力は
Lレベルであり、一方クロックパルス4の期間ナンドゲ
ートngの出力はLレベルを示すので、曲線13の上記
のHレベルとなる。クロックパルス6の期間中の曲線1
2のLからHレベルへの推移ために、このHレベルは再
度Lレベルに変化する。上記の二素子ゲートdgの出力
における別の状態変化は、特定された瞬間における4つ
の入力信号の状態変化から生じる。
力におけるLレベルがHレベルに変化し、このHレベル
はクロックパルス6の間に再びLレベルに変化する。こ
のLレベルはクロックパルス8中にHレベルに変化し、
曲線13を参照するとこのHレベルはクロックパルス1
0の期間に再度Lレベルに変化する。クロックパルス4
の期間中のしからHレベルへの推移は、曲線4.10.
11および12を比較すると二素子ゲートdgに対する
4つの人力のためである。クロックパルス4の間オア素
子OVは曲線4のHレベルのためにHレベルを供給し、
またナンドゲートngの出力がクロックパルス4までH
レベルであるため、それまで二素子ゲートdgの出力は
Lレベルであり、一方クロックパルス4の期間ナンドゲ
ートngの出力はLレベルを示すので、曲線13の上記
のHレベルとなる。クロックパルス6の期間中の曲線1
2のLからHレベルへの推移ために、このHレベルは再
度Lレベルに変化する。上記の二素子ゲートdgの出力
における別の状態変化は、特定された瞬間における4つ
の入力信号の状態変化から生じる。
曲線13の二素子ゲートdgの出力は、二位相クロック
2制御の下にすなわち奇数番号のクロック期間中に転送
素子tr2によってn分割周波数デバイダrtのリセッ
ト人力rsへ転送される。偶数番号のクロック期間の間
、リセット信号rsはLレベルである。
2制御の下にすなわち奇数番号のクロック期間中に転送
素子tr2によってn分割周波数デバイダrtのリセッ
ト人力rsへ転送される。偶数番号のクロック期間の間
、リセット信号rsはLレベルである。
曲線15において状態変化は曲線3よりも半クロツク期
間遅く、すなわちクロックパルス2の期間中に発生する
。曲線16においてデータシンクロナイザd1の出力に
おける状態変化はクロックパルス4中だけ発生する。し
かしながらデータシンクロナイザd1′の出力において
は、それは曲線5におけるようにすでにクロックパルス
3の期間に発生している。したがって曲線18であるイ
ンバータifの出力は波形6と同一である。
間遅く、すなわちクロックパルス2の期間中に発生する
。曲線16においてデータシンクロナイザd1の出力に
おける状態変化はクロックパルス4中だけ発生する。し
かしながらデータシンクロナイザd1′の出力において
は、それは曲線5におけるようにすでにクロックパルス
3の期間に発生している。したがって曲線18であるイ
ンバータifの出力は波形6と同一である。
しかしながら曲線7の場合とは異なり、アントゲ−)u
lの出力は曲線19に示すように一定してLレベルであ
り、曲線8の場合とは異なってオアゲートogの出力は
曲線20のように一定したHレベルである。したがって
曲線21および22のように遅延索子v1の出力は一定
してLレベルであり、遅延素子v2の出力は一定してH
レベルである。
lの出力は曲線19に示すように一定してLレベルであ
り、曲線8の場合とは異なってオアゲートogの出力は
曲線20のように一定したHレベルである。したがって
曲線21および22のように遅延索子v1の出力は一定
してLレベルであり、遅延素子v2の出力は一定してH
レベルである。
曲線23に示すようにインバータ12の出力は曲線11
の信号と同一である。ナンドゲートngの出力は曲線2
4のように一定してHレベルであり、−力曲線25のよ
うに二素子ゲートdgの出力および曲線26のようにリ
セット入力rsに供給される信号は、−定してLレベル
である。これらのレベルは曲線3乃至14による上記説
明と同じ方法で得られる。
の信号と同一である。ナンドゲートngの出力は曲線2
4のように一定してHレベルであり、−力曲線25のよ
うに二素子ゲートdgの出力および曲線26のようにリ
セット入力rsに供給される信号は、−定してLレベル
である。これらのレベルは曲線3乃至14による上記説
明と同じ方法で得られる。
曲線z7は、波形8乃至14の存在における遅延ステー
ジvslの出力を示す。曲線28は、第3図の特殊な場
合におけるn−2すなわち2進スケーラに対してn分割
周波数デバイダrtの出力を示す。曲線14のリセット
信号rsのLからHへの推移により2進スケーラはリセ
ットされるため、その出力信号のパルスは同期化された
入力データの2つの連続する状態変化のできるだけ正確
に中間に位置される。
ジvslの出力を示す。曲線28は、第3図の特殊な場
合におけるn−2すなわち2進スケーラに対してn分割
周波数デバイダrtの出力を示す。曲線14のリセット
信号rsのLからHへの推移により2進スケーラはリセ
ットされるため、その出力信号のパルスは同期化された
入力データの2つの連続する状態変化のできるだけ正確
に中間に位置される。
このように2進スケーラは、その現在の状態にかかわら
ずリセット信号rsによってその最初の状態に回復され
て最初の状態から新たにカウントを始める。
ずリセット信号rsによってその最初の状態に回復され
て最初の状態から新たにカウントを始める。
このように曲線28におけるHレベルは、曲線21の2
つのエツジから離れている。ステージpへのデータ送信
は曲線28のHからLへの推移(太線)で発生し、これ
は2つの矢印によって示されるように曲線14のリセッ
ト信号の前のしからH推移に対応する。リセット信号r
sが波形2Bすなわち一定のLレベルを有するならば、
2進スケーラはリセットされない。
つのエツジから離れている。ステージpへのデータ送信
は曲線28のHからLへの推移(太線)で発生し、これ
は2つの矢印によって示されるように曲線14のリセッ
ト信号の前のしからH推移に対応する。リセット信号r
sが波形2Bすなわち一定のLレベルを有するならば、
2進スケーラはリセットされない。
また第3図における2進スケーラは、入力データの状態
変化がクロックパルス3の期間に発生するポイントにシ
フトされるまで再びリセットされないので、装置はヒス
テリシスを示す。
変化がクロックパルス3の期間に発生するポイントにシ
フトされるまで再びリセットされないので、装置はヒス
テリシスを示す。
第1図は本発明の実施例の非常に概略的なブロック図で
あり、 第2図は本発明に必要な論理回路図およびその発展図で
あり、 第3図は本発明の詳細な説明している曲線群である。 t・・・クロック信号、lc・・・チップ、mS・・・
測定回路、rt・・・n分割周波数デバイダ、rs・・
・リセット入力、cl・・・出力、dl−da・・・デ
ータシンクロナイザ、vS〜Vl・・・遅延ステージ、
p・・・処理ステージ、dθ・・・入力データ、ob・
・・入力バス、tl−tm・・・転送スイッチ、ba・
・・出力バス、tr・・・転送素子、z、zp・・・二
位相クロック、U・・・アンドゲート、dg・・・に素
子ゲート、og・・・オアゲート、ov・・・オア素子
、ng・・・ナンドゲート、nv・・・ナンド素子、■
・・・インバータ。
あり、 第2図は本発明に必要な論理回路図およびその発展図で
あり、 第3図は本発明の詳細な説明している曲線群である。 t・・・クロック信号、lc・・・チップ、mS・・・
測定回路、rt・・・n分割周波数デバイダ、rs・・
・リセット入力、cl・・・出力、dl−da・・・デ
ータシンクロナイザ、vS〜Vl・・・遅延ステージ、
p・・・処理ステージ、dθ・・・入力データ、ob・
・・入力バス、tl−tm・・・転送スイッチ、ba・
・・出力バス、tr・・・転送素子、z、zp・・・二
位相クロック、U・・・アンドゲート、dg・・・に素
子ゲート、og・・・オアゲート、ov・・・オア素子
、ng・・・ナンドゲート、nv・・・ナンド素子、■
・・・インバータ。
Claims (4)
- (1)入力データクロックによってクロックされ、周波
数が入力データクロックの周波数の整数倍であるチップ
に供給されたクロック信号によりチップ内において同期
化されなくてはならない入力データライン用のmデータ
ラインを含む入力バスと、1:(n−1)マーク/スペ
ース比を有する方形波信号である出力を有するクロック
信号用のリセット可能なn分割周波数デバイダと、 各々が入力バスのデータラインの1つと関連され、クロ
ック信号が同期信号として供給される第1、第2、・・
・第mのデータシンクロナイザと、第1のデータシンク
ロナイザおよびクロック信号の出力が供給され、n分割
周波数デバイダのリセット入力に供給される出力を有し
、それが周期された入力データの2つの連続する状態変
化の可能な限り中央に位置されるn分割周波数デバイダ
の出力信号のパルスを発生させる入力データクロックに
関するクロック信号の位相を測定するための測定回路と
、 それぞれデータシンクロナイザの1つに後続し、周波数
デバイダの出力によってクロックされ、少なくとも信号
位相比較用の測定回路に必要な測定時間に等しい遅延を
生成する複数の遅延ステージと、 それぞれが遅延ステージの1つに後続し、制御入力に供
給されるn分割周波数デバイダの出力を有する転送スイ
ッチとを含む入力データ同期を備えたデジタルチップ。 - (2)前記測定回路は、 2つの重複しない二位相クロックから成るクロック信号
と、 測定回路の前に接続され、第1の二位相クロックと同期
されている第1のデータシンクロナイザと、 第1のデータシンクロナイザの入力に接続された入力を
有し、第2の二位相クロックと同期した付加的なデータ
シンクロナイザとを有し、この付加的なデータシンクロ
ナイザは二位相クロックによってクロックされ第1のイ
ンバータによって後続される第1の素子により後続され
ており、第1のアンドゲートおよびオアゲートが設けら
れ、それらの第1の入力は第1のデータシンクロナイザ
の出力に接続され、第2の入力が第1のインバータの出
力に接続され、 第1のアンドゲートおよびオアゲートにそれぞれ後続し
て、クロック信号の期間に等しい遅延を与える第1の遅
延素子および第2の遅延素子が設けられ、 さらにナンドゲートが設けられ、その第1の入力は第1
の遅延素子の出力に接続され、第2の入力は第1のデー
タシンクロナイザの出力に接続され、第3の入力は供給
された第1のインバータの出力の反転出力を有し、 オア素子の出力をナンド処理する二素子ゲートのナンド
側の入力がナンドゲートの出力に接続され、一方オア素
子の第1および第2の入力は第1のデータシンクロナイ
ザの出力および第2の遅延素子の出力にそれぞれ接続さ
れ、第3の入力は第1のインバータの出力の反転出力を
供給され、二素子ゲートの出力は、第1の二位相クロッ
クによりクロックされている第2の転送素子を通じて周
波数デバイダのリセット入力に結合されることを特徴と
する請求項1記載のデジタルチップ。 - (3)前記測定回路は、 付加データシンクロナイザの出力が直接的にエクスノア
ゲートの第1の入力、およびクロック信号の周期に等し
い遅延を与える第3の遅延素子を通じてこのゲートの第
2の入力に供給され、第2のアンドゲートの一方の入力
出力パスは、第2の転送素子の出力とリセット入力との
間に挿入され、第2のアンドゲートの他方の入力はエク
スノアゲートの出力に接続されていることを特徴とする
請求項2記載のデジタルチップ。 - (4)CMOS技術において構成されることを特徴とす
る請求項1乃至3のいずれか1項記載のデジタルチップ
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP19870115120 EP0316458B1 (de) | 1987-10-16 | 1987-10-16 | Digitaler Chip mit Eingangsdaten-Synchronisierung |
EP87115120.5 | 1987-10-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01243783A true JPH01243783A (ja) | 1989-09-28 |
Family
ID=8197363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26129888A Pending JPH01243783A (ja) | 1987-10-16 | 1988-10-17 | 入力データ同期を備えたデジタルチップ |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0316458B1 (ja) |
JP (1) | JPH01243783A (ja) |
CN (1) | CN1032593A (ja) |
DE (1) | DE3786921D1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005020471A (ja) * | 2003-06-27 | 2005-01-20 | Matsushita Electric Ind Co Ltd | 調歩同期式通信回路 |
CN100339970C (zh) * | 2004-11-10 | 2007-09-26 | 威盛电子股份有限公司 | 芯片同步时钟的测试方法及可同步测试时钟功能的芯片 |
JP5384910B2 (ja) * | 2008-11-11 | 2014-01-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路及びクロック同期化制御方法 |
CN112905529A (zh) * | 2021-03-09 | 2021-06-04 | 北京中电智诚科技有限公司 | 基于飞腾芯片d2000和ft-2000/4的芯片 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4280099A (en) * | 1979-11-09 | 1981-07-21 | Sperry Corporation | Digital timing recovery system |
-
1987
- 1987-10-16 DE DE8787115120T patent/DE3786921D1/de not_active Expired - Fee Related
- 1987-10-16 EP EP19870115120 patent/EP0316458B1/de not_active Expired - Lifetime
-
1988
- 1988-10-14 CN CN 88107083 patent/CN1032593A/zh active Pending
- 1988-10-17 JP JP26129888A patent/JPH01243783A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0316458B1 (de) | 1993-08-04 |
EP0316458A1 (de) | 1989-05-24 |
CN1032593A (zh) | 1989-04-26 |
DE3786921D1 (de) | 1993-09-09 |
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