JPH02208943A - シリコン薄膜半導体装置の製造方法 - Google Patents
シリコン薄膜半導体装置の製造方法Info
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- JPH02208943A JPH02208943A JP2939189A JP2939189A JPH02208943A JP H02208943 A JPH02208943 A JP H02208943A JP 2939189 A JP2939189 A JP 2939189A JP 2939189 A JP2939189 A JP 2939189A JP H02208943 A JPH02208943 A JP H02208943A
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えばファクシミリ、イメージスキャナ等に
おけるセンサ駆動用ＴＦＴ （薄膜トランジシスタ）或
いはフラットパネル型デイスプレィ駆動用ＴＰＴ等とし
て用いられるＭＯＳ ＦＥＴ（電界効果型トランジス
タ）なるシリコン薄膜半導体装置の製造方法に関する。
おけるセンサ駆動用ＴＦＴ （薄膜トランジシスタ）或
いはフラットパネル型デイスプレィ駆動用ＴＰＴ等とし
て用いられるＭＯＳ ＦＥＴ（電界効果型トランジス
タ）なるシリコン薄膜半導体装置の製造方法に関する。
従来の技術
従来、ＴＰＴ構成のＭＯＳ ＦＥＴとして、第３図及
び第４図に示すように、ソース電極＆配線ｌ、ドレイン
電極＆配線２及びゲート電極３をともにシリコンによる
半導体薄膜４の上部に形成するようにしたものがある。
び第４図に示すように、ソース電極＆配線ｌ、ドレイン
電極＆配線２及びゲート電極３をともにシリコンによる
半導体薄膜４の上部に形成するようにしたものがある。
その製造方法をみると、特開昭５８−２８８７１号公報
中の従来例として示されるように、まず、石英等の絶縁
性基板５上に半導体薄膜４を島状に形成する。次に、こ
の半導体薄膜４及び絶縁性基板５の全面を絶縁膜６で覆
い、これをゲート絶縁膜とする。そして、半導体薄膜４
の島を横切る形でゲート電極３を形成し、さらに、これ
らの上面を全面的に厚めの層間絶縁膜７で覆う。次に、
これらの絶縁膜６，７の適所にコンタクトホール８を形
成し、ソース電極＆配線ｌ、ドレイン電極＆配線２及び
ゲート電極用配線９を形成するというものである。
中の従来例として示されるように、まず、石英等の絶縁
性基板５上に半導体薄膜４を島状に形成する。次に、こ
の半導体薄膜４及び絶縁性基板５の全面を絶縁膜６で覆
い、これをゲート絶縁膜とする。そして、半導体薄膜４
の島を横切る形でゲート電極３を形成し、さらに、これ
らの上面を全面的に厚めの層間絶縁膜７で覆う。次に、
これらの絶縁膜６，７の適所にコンタクトホール８を形
成し、ソース電極＆配線ｌ、ドレイン電極＆配線２及び
ゲート電極用配線９を形成するというものである。
このような製造方法によると、半導体薄膜４の島状領域
を横切ってゲート電極３を形成するため、ゲート電極３
・半導体薄膜４間の絶縁性をよくするにはゲート絶縁膜
６を厚くしなければならない。
を横切ってゲート電極３を形成するため、ゲート電極３
・半導体薄膜４間の絶縁性をよくするにはゲート絶縁膜
６を厚くしなければならない。
また、ゲート電極３や各配線１，２．９の段切れを防止
するためには半導体薄膜４をより薄膜化し、かつ、その
島状部分の側面を傾斜させ、かつ、ゲート電極３や各配
線１，２．９を厚めにしなければならない。しかし、こ
のような対処法によると、微細な寸法の電極、配線を正
確に形成することが難しくなり、高集積化を図る上で不
利となる。
するためには半導体薄膜４をより薄膜化し、かつ、その
島状部分の側面を傾斜させ、かつ、ゲート電極３や各配
線１，２．９を厚めにしなければならない。しかし、こ
のような対処法によると、微細な寸法の電極、配線を正
確に形成することが難しくなり、高集積化を図る上で不
利となる。
このようなことから、例えば上記特開昭５８−２８８７
１号公報に示されるように、半導体薄膜の島状領域を、
ＦＥＴとしての動作領域のみに形成するのではなく、ソ
ース、ドレイン及びゲート電極及びこれらの電極につな
がる配線全体の下部領域に対しても残して形成し、この
内、動作領域以外の領域については酸素イオンや窒素イ
オンの注入により絶縁化するようにしたものがある。こ
れにより、ＦＥＴ動作領域において素子の段差が少なく
なって段切れが軽減され、かつ、ゲート電極を薄くする
ことが可能でＦＥＴのしきい値電圧を下げ得るというも
のである。
１号公報に示されるように、半導体薄膜の島状領域を、
ＦＥＴとしての動作領域のみに形成するのではなく、ソ
ース、ドレイン及びゲート電極及びこれらの電極につな
がる配線全体の下部領域に対しても残して形成し、この
内、動作領域以外の領域については酸素イオンや窒素イ
オンの注入により絶縁化するようにしたものがある。こ
れにより、ＦＥＴ動作領域において素子の段差が少なく
なって段切れが軽減され、かつ、ゲート電極を薄くする
ことが可能でＦＥＴのしきい値電圧を下げ得るというも
のである。
また、特開昭５９−１８６７２号公報に示されるように
、絶縁性基板上に多結晶シリコン薄膜を形成し、ＦＥＴ
動作領域以外の領域を選択的に熱酸化してＦＥＴ動作領
域の分離を行うようにしたものもある。これにより、素
子の段差が少なくされ、段切れを減らし得るというもの
である。
、絶縁性基板上に多結晶シリコン薄膜を形成し、ＦＥＴ
動作領域以外の領域を選択的に熱酸化してＦＥＴ動作領
域の分離を行うようにしたものもある。これにより、素
子の段差が少なくされ、段切れを減らし得るというもの
である。
発明が解決しようとする課題
ところが、前者の特開昭５８−２８８７１号公報方法に
よる場合、配線の下部の半導体薄膜のみを残して絶縁化
するため、配線が交差する部分においては、第３図等に
示す従来方式よりも段差が大きくなってしまう。さらに
、動作領域と配線の下部に半導体薄膜を残すための工程
も必要であり、量産的にも不利である。
よる場合、配線の下部の半導体薄膜のみを残して絶縁化
するため、配線が交差する部分においては、第３図等に
示す従来方式よりも段差が大きくなってしまう。さらに
、動作領域と配線の下部に半導体薄膜を残すための工程
も必要であり、量産的にも不利である。
また、特開昭５９−１８６７２号公報方式による場合、
選択熱酸化というプロセスを用いているため、プロセス
全体の低温化を図る上で不利となる。
選択熱酸化というプロセスを用いているため、プロセス
全体の低温化を図る上で不利となる。
課題を解決するための手段
絶縁性基板の表面にシリコン薄膜を形成し、このシリコ
ン薄膜中のＦＥＴ動作領域以外の領域に対して酸素イオ
ン又は窒素イオンを注入して絶縁化し、この絶縁領域に
よりシリコン薄膜中に個別化されたＦＥＴ動作領域を形
成し、個別化されたこのＦＥＴ動作領域についてＦＥＴ
を形成するようにした。
ン薄膜中のＦＥＴ動作領域以外の領域に対して酸素イオ
ン又は窒素イオンを注入して絶縁化し、この絶縁領域に
よりシリコン薄膜中に個別化されたＦＥＴ動作領域を形
成し、個別化されたこのＦＥＴ動作領域についてＦＥＴ
を形成するようにした。
作用
絶縁性基板上に形成されたシリコン薄膜についての部分
的なイオン注入法による絶縁化処理により、絶縁領域を
形成して、ＦＥＴ動作領域を段差の全くない状態で個別
化しているので、このようなＦＥＴ動作領域に対する電
極配線処理等に際して、段切れの生ずる可能性が殆どな
くなる。これは、配線交差部等についても同様であり、
必然的な最小限の段差による交差に抑えることができ、
段切れが防止される。このためにも、酸素イオン等のイ
オン注入法による絶縁化処理によるため、プロセスの低
温化も可能となる。
的なイオン注入法による絶縁化処理により、絶縁領域を
形成して、ＦＥＴ動作領域を段差の全くない状態で個別
化しているので、このようなＦＥＴ動作領域に対する電
極配線処理等に際して、段切れの生ずる可能性が殆どな
くなる。これは、配線交差部等についても同様であり、
必然的な最小限の段差による交差に抑えることができ、
段切れが防止される。このためにも、酸素イオン等のイ
オン注入法による絶縁化処理によるため、プロセスの低
温化も可能となる。
実施例
本発明の一実施例を第１図及び第２図に基づいて説明す
る。
る。
第１図は本実施例方法の原理を示すもので、まず、同図
（ａ）に示すように石英等の絶縁性基板ｌＯの表面上に
シリコン薄膜として、例えば多結晶シリコン薄膜１１を
形成する。このような多結晶シリコン薄膜１１の内でＦ
ＥＴ動作領域となる領域に対してマスク１２を形成する
。このようなマスク１２は例えばスパッタ法によるＳｉ
ｎ、膜として形成される。このようなマスク１２が形成
された状態で、矢印１３で示すように、全面的に酸素イ
オン又は窒素イオンの注入を行う。これにより、多結晶
シリコン薄膜１１はマスク１２で覆われたＦＥＴ動作領
域以外の領域が同図（ｂ）に示すように絶縁化されて絶
縁領域ｔｉａとなる。絶縁化のためのイオン注入は、加
速電圧を変えて数回又は１回行い、絶縁領域１１ａを完
全に絶縁化する。第１図（ｂ）に示すように絶縁領域１
１ａが形成された状態では、多結晶シリコン薄膜１１に
全く段差を生ずることなく、絶縁領域１１ａにより個別
化されたＦＥＴ動作領域１１ｂが形成されることになる
。よって、この後は、ＦＥＴ動作領域１１ｂについて従
来法等に準じて各電極、配線、絶縁膜等を形成すること
によりＦＥＴを作製すればよいことになる。
（ａ）に示すように石英等の絶縁性基板ｌＯの表面上に
シリコン薄膜として、例えば多結晶シリコン薄膜１１を
形成する。このような多結晶シリコン薄膜１１の内でＦ
ＥＴ動作領域となる領域に対してマスク１２を形成する
。このようなマスク１２は例えばスパッタ法によるＳｉ
ｎ、膜として形成される。このようなマスク１２が形成
された状態で、矢印１３で示すように、全面的に酸素イ
オン又は窒素イオンの注入を行う。これにより、多結晶
シリコン薄膜１１はマスク１２で覆われたＦＥＴ動作領
域以外の領域が同図（ｂ）に示すように絶縁化されて絶
縁領域ｔｉａとなる。絶縁化のためのイオン注入は、加
速電圧を変えて数回又は１回行い、絶縁領域１１ａを完
全に絶縁化する。第１図（ｂ）に示すように絶縁領域１
１ａが形成された状態では、多結晶シリコン薄膜１１に
全く段差を生ずることなく、絶縁領域１１ａにより個別
化されたＦＥＴ動作領域１１ｂが形成されることになる
。よって、この後は、ＦＥＴ動作領域１１ｂについて従
来法等に準じて各電極、配線、絶縁膜等を形成すること
によりＦＥＴを作製すればよいことになる。
第２図には、このように個別化されるＦＥＴ動作領域１
１ｂの形成を含むＦＥＴ作製プロセスの一例を示す。ま
ず、絶縁性基板１１として石英板を用い、その表面上に
多結晶シリコン簿ｇｚを減圧ＣＶＤ法により堆積形成す
る。この時、基板温度は６３０℃、膜厚は１０００人と
した。このような多結晶シリコン薄膜ｌｌ上にＲＦスパ
ッタ装置によりＳｉｎ、を膜厚８００Ａに堆積形成し、
フォトリソグラフィ法によりパターニングし、これをイ
オン注入による絶縁化のためのマスク１２とする。この
後で、酸素イオンを加速電圧３０ｋｅＶ、 ドーズ量
１ 、 ＯＸ １０”ａｍ−”で注入させ（イオン注入
１３）、マスク１２で覆われたＦＥＴ動作領域１１ｂ以
外の領域の多結晶シリコン薄膜１１を絶縁化する。これ
により、絶縁領域１１ａを形成し、ＦＥＴ動作領域１１
ｂを個別化する。
１ｂの形成を含むＦＥＴ作製プロセスの一例を示す。ま
ず、絶縁性基板１１として石英板を用い、その表面上に
多結晶シリコン簿ｇｚを減圧ＣＶＤ法により堆積形成す
る。この時、基板温度は６３０℃、膜厚は１０００人と
した。このような多結晶シリコン薄膜ｌｌ上にＲＦスパ
ッタ装置によりＳｉｎ、を膜厚８００Ａに堆積形成し、
フォトリソグラフィ法によりパターニングし、これをイ
オン注入による絶縁化のためのマスク１２とする。この
後で、酸素イオンを加速電圧３０ｋｅＶ、 ドーズ量
１ 、 ＯＸ １０”ａｍ−”で注入させ（イオン注入
１３）、マスク１２で覆われたＦＥＴ動作領域１１ｂ以
外の領域の多結晶シリコン薄膜１１を絶縁化する。これ
により、絶縁領域１１ａを形成し、ＦＥＴ動作領域１１
ｂを個別化する。
次に、同図（ｂ）に示すように、マスク１２をそのまま
ゲート絶縁膜として用いてその上にゲート電極１４を多
結晶シリコンにより形成する。また、マスク（ゲート絶
縁膜）１２なるＳｉｎ、膜を通るように、加速電圧３０
ｋｅＶ、ドーズ量１．０×１０“’ｃｍ−′にてボロン
イオンの注入１５を行い、多結晶シリコン薄膜１１にお
けるＦＥＴ動作領域１１ｂ中のソース及びドレインへ不
純物を打ち込む。
ゲート絶縁膜として用いてその上にゲート電極１４を多
結晶シリコンにより形成する。また、マスク（ゲート絶
縁膜）１２なるＳｉｎ、膜を通るように、加速電圧３０
ｋｅＶ、ドーズ量１．０×１０“’ｃｍ−′にてボロン
イオンの注入１５を行い、多結晶シリコン薄膜１１にお
けるＦＥＴ動作領域１１ｂ中のソース及びドレインへ不
純物を打ち込む。
そして、同図（Ｃ）に示すように、これらの上に層間絶
縁膜１６を膜厚５０００人にて堆積させ、ソース、ドレ
イン箇所にコンタクトホール１７を形成する。この上に
、ＡＱを５０００人の膜厚で堆積させバターニングして
、ソース電極＆配線１８及びドレイン電極＆配線１９を
形成する。ゲート電極１４に対するゲート電極用配線に
ついても同様である。
縁膜１６を膜厚５０００人にて堆積させ、ソース、ドレ
イン箇所にコンタクトホール１７を形成する。この上に
、ＡＱを５０００人の膜厚で堆積させバターニングして
、ソース電極＆配線１８及びドレイン電極＆配線１９を
形成する。ゲート電極１４に対するゲート電極用配線に
ついても同様である。
このように、本実施例によれば、ＦＥＴ動作領域１１ｂ
はそれ以外の全領域をなして残存する絶縁領域１１ａと
の間で全く段差のないものとなる。
はそれ以外の全領域をなして残存する絶縁領域１１ａと
の間で全く段差のないものとなる。
つまり、絶縁性基板の一部を凹ませてこの凹部にのみ半
導体薄膜を堆積させて基板表面と同一表面となるＦＥＴ
動作領域を形成したと仮定したものと等測的なものとな
り、配線全体の下部も含めてＦＥＴ動作領域１１ｂ等が
絶縁性基板１０上で島状となって存在することはない。
導体薄膜を堆積させて基板表面と同一表面となるＦＥＴ
動作領域を形成したと仮定したものと等測的なものとな
り、配線全体の下部も含めてＦＥＴ動作領域１１ｂ等が
絶縁性基板１０上で島状となって存在することはない。
この結果、ゲート電極や各配線が、従来のように、半導
体の島状領域を横切ったり、その段差を越えるといった
ことがなくなり、段切れの生ずる可能性が殆どなくなる
。即ち、配線部以外の領域についても多結晶シリコン薄
膜１１が絶縁領域１１ａとして残っているので、配線の
交差部における段差もその交差部での下部配線側の膜厚
のみとなるからである。
体の島状領域を横切ったり、その段差を越えるといった
ことがなくなり、段切れの生ずる可能性が殆どなくなる
。即ち、配線部以外の領域についても多結晶シリコン薄
膜１１が絶縁領域１１ａとして残っているので、配線の
交差部における段差もその交差部での下部配線側の膜厚
のみとなるからである。
Claims (1)
- 絶縁性基板の表面にシリコン薄膜を形成し、このシリコ
ン薄膜中のＦＥＴ動作領域以外の領域に対して酸素イオ
ン又は窒素イオンを注入して絶縁化し、この絶縁領域に
よりシリコン薄膜中に個別化されたＦＥＴ動作領域を形
成し、個別化されたこのＦＥＴ動作領域についてＦＥＴ
を形成するようにしたことを特徴とするシリコン薄膜半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2939189A JPH02208943A (ja) | 1989-02-08 | 1989-02-08 | シリコン薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2939189A JPH02208943A (ja) | 1989-02-08 | 1989-02-08 | シリコン薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02208943A true JPH02208943A (ja) | 1990-08-20 |
Family
ID=12274843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2939189A Pending JPH02208943A (ja) | 1989-02-08 | 1989-02-08 | シリコン薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02208943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318110A (ja) * | 2006-04-28 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
| JP2016051184A (ja) * | 2014-09-01 | 2016-04-11 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 有機発光表示装置およびその製造方法 |
| US10505157B2 (en) | 2014-09-01 | 2019-12-10 | Samsung Display Co., Ltd. | Display device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828871A (ja) * | 1981-08-12 | 1983-02-19 | Toshiba Corp | シリコン薄膜半導体装置の製造方法 |
| JPS58151057A (ja) * | 1982-03-02 | 1983-09-08 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-02-08 JP JP2939189A patent/JPH02208943A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US10818880B2 (en) | 2014-09-01 | 2020-10-27 | Samsung Display Co., Ltd. | Display device |
| US11696485B2 (en) | 2014-09-01 | 2023-07-04 | Samsung Display Co., Ltd. | Display device with driving voltage line overlapping gate electrode to form storage capacitor |
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