RU1807495C - Устройство дл сопр жени процессоров - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении многомашинных комплексов и мультипроцессорных систем. Цель изобретени  - расширение функциональных возможностей за счет параллельной передачи информации одновременно в несколько процессоров. Поставленна  цель достигаетс  тем, что устройство содержит с первого по N-й блоки коммутации, где N - число коммутируемых процессоров системы, (N + +1)-й блок коммутации, блок управлени . 4 ил., 1 табл.

Description

Изобретение относитс  к .цифровой вычислительной технике и может быть использовано в многомашинных вычислительных системах дл  организации межмашинного взаимодействи .. .

, Цель изобретени  - расширение области применени  устройства.. ; На фиг. 1 приведена структурна  схема устройст фиг, 2 - функциональна  схема блока коммутации; на фиг. 3 - функциональна  схема узла коммутации; на фиг. 4 - функциональна  схема узла управлени  коммутацией; на фиг. 5 - алгоритм работы устройства; на фиг. 6 - временна  диаграмма работы устройства.

Устройство дл  сопр жени  ЭВМ (фиг. 1) содержит блоки 11-1 N сопр жени , блок 2 управлени , содержащий узел 3 управлени  коммутацией и. блок 4 сопр жени , локальные шины 5i-5r i дл  подключени  к ЭВМ и системные шины 6 дл  подключени  управл ющей ЭВМ. Блоки II-IN сопр жени  через системные шины 6 адреса, управлени  и данных соединены с узлом 3 управлени  и блоком 4 сопр жени .

Блок 1 сопр жени  (фиг. 2) содержит элемент И 7, элементы И-НЕ 8, 9, регистр 10, дешифраторы адреса 11, 12,счетчик .элемент ИЛИ-НЕ 14, двунаправленный буфер данных 15, элемент И 16, триггер 17, элемент ИЛИ 18, элемент И 19, однонаправленный буфер данных 20, дешифратор адреса 21, элемент ИЛИ 22. Элемент И 7, элементы И-НЕ 8, 9, регистр 10, дешифраторы адреса 11, 12, счетчик 13 и Триггер 17 соединены с соответствующими системными шинами 6, а буфер данных 15, элемент ИЛИ 22, буфер Данных 20, дешифратор адреса 21 и выходы регистра 10 соединены с соответствующими локальными шинами 5.

Блок 4 сопр жени  (фиг. 3) содержит элементы И 23, 24, элементы И-НЕ 25, 26, регистр 27, дешифратор адреса 28, счетчик 29, элементы И-НЕ 30, 31, двунаправленный буфер данных 32, элементы ИЛИ 33, 34, элемент И 35, однонаправленный буфер данО х|

Ю

«™s

ных 36. Элементы 23-26, регистр27, дешифратор адреса 28, счетчик 29 соединены с соответствующими шинами управл ющей ЭВМ, а элементы 30, 31, буфер данных 32, элементы 34, 35 и буфер данных 36 - с соответствующими шинами 6. Узел управлени  коммутацией (фиг. 4) содержит посто нное запоминающее устройство (ПЗУ) 37, регистр 38, ПЗУ 39, дешифратор адреса 40, счетчик 41. Выходы регистра 38 соединены с входами ПЗУ 37, 39, дешифратор адреса 40 соединен с входом счетчика 41. Устройство дл  сопр жени  ЭВМ через локальные шины 5 и системные шины б подключаетс  к группе ЭВМ, между которыми необходимо реализовать обмен информацией.

Устройство работает следующим образом .

Устройство обеспечивает два режима работы:

- передача информации с системных шин 6 параллельно во все локальные шины 5, к которым подключены ЭВМ-приемники, причем передача информации осуществл етс  в режиме пр мого доступа к пам ти как передающей, так и принимающей ЭВМ:

- передача информации в режиме пр мого доступа к пам ти с одной из локальных шин 5 параллельно во все остальные локальные шины 5 и, кроме того, в системные шины 6.

Первый режим работы реализуетс  следующей последовательностью:

1. ЭВМ через системные шины 6 загружает начальный адрес пам ти, в которой находитс  информаци  дл  передачи, в счетчик 29 узла 4 коммутации.

2. ЭВМ через системные шины 6 последовательно загружает начальные адреса в счетчики 13 необходимых бликов 1 сопр жени , св занных через локальные шины 5 с ЭВМ-приемниками.

3. Каждый блок 1 сопр жени  через шины 6 настраиваетс  на режим записи информации в пам ть ЭВМ-приемника.

4. Узел 4 сопр жени  через шины 6 настраиваетс  на режим чтени  массива информации из пам ти ЭВМ-передатчика.

5. В счетчик 41 узла 3 управлени  коммутацией записываетс  через шины 6 число байт массива передаваемой информации.

6. Управление обменом информацией передаетс  узлу 3 управлени  коммутацией, который выставл ет на управл ющие системные шины 6 сигнал ЗАХВАТ, переводит процессор ЭВМ-передатчика в третье состо ние и берет на себ  организацию обмена (логика работы иллюстрируетс  фиг. 5 и 6).

7. После конца обмена (т.е. когда содержимое счетчика 41 узла 3 управлени  коммутацией станет равным нулю) снимаетс  сигнал ЗАХВАТ и ЭВМ-передатчик выдает 5 команды через блоки 1 Запустить функциональную программу и затем продолжает выполнение своей программы.

Получив сообщение о завершении выполнени  программы с переданной ранее 0 информацией приемом соответствующих сигналов Запрос прерываний на системные шины 6с локальных шин 5через дешифратор адреса 21 и триггер 17, управл юща  ЭВМ через шины 6 приступает к подготовке 5 обмена информацией между локальными шинами в соответствии с необходимым алгоритмом обмена. :

Управл юща  ЭВМ определ ет ЭВМ- передатчик и ЭВМ-приемники и проводит: .0 1. Загрузку начального адреса располо- . жени  ийформации в блок 1, подключенный к ЭВМ-передатчику и настройку его на ре- жим чтени .

2. Загрузку начальных адресов во всех 5 блоках 1 сопр жени , которые будут подключены к ЭВМ-приемникам, и настройку их на режим записи.

3. При необходимости параллельной записи информации через шины 6 в систем- 0 ную пам ть управл ющей ЭВМ аналогично проводит подготовку блока 4 сопр жени .

4. Запись в счетчик 41 узла 3 управлени  коммутацией длины массива передаваемой информации.

5 После этого узел 3 управлени  коммутацией обеспечивает параллельно -быструю передачу информацией между ЭВМ.

Остановимс  подробно на работе блока 1 сопр жени  (фиг. 2).

0 Настройка блока 1 производитс  от управл ющей ЭВМ через системные шины 6 путем записи в регистр 10 требуемого кода согласно таблице. В этой таблице приведен один из воз- 5 можных вариантов управлени  системой.

Если выполн ютс  функции обмена из пам ти ЭВМ на выходе элемента ИЛИ 22 вырабатываетс  сигнал ЗАХВАТ, который поступает в.ЭВМ. После получени  от ЭВМ 0 сигнала Подтверждение захвата (ПЗАХВ) из шины 5 элементы И 7, 8 и буферы 15, 20 подготовлены к работе.

Кроме загрузки регистра 10, перед началом обмена управл юща  ЭВМ загружает в 5 счетчик 13 начальный адрес пам ти.

Обмен начинаетс , с выдачи сигнала БОБ (быстрый обмен). В этом случае элемент 1/1 16 выдает сигнал разрешени  в буфер 20, который подключает адрес с выхода Счетчика 13 к магистрали адреса локальной

шины 5, и в буфер 15, который соедин ет магистраль данных системной 6 и локальной шин 5. Если будет выполн тьс  запись информации, то системный сигнал Запись .ЗУ (ЗП ЗУ) через элемент И 9 будет прохо- дить на локальную линию ЗП ЗУ и в то же врем  будет ориентировать буфер 15 в на- правлении системна  магистраль данных - локальна  магистраль данных. Если будет выполн тьс  чтение с шины 5, то уже сие- темный сигнал ЧТ ЗУ будет передаватьс  на локальную линию ЧТ ЗУ через элемент 8. В обеих этих операци х локальна  лини  ГОТОВ будет подключена через вентиль 7 к системной линии ГОТОВ дл  анализа в уп- равл ющей ЭВМ.

По заднему фронту каждого импульса ЧТ ЗУ или ЗП ЗУ вырабатываетс  сигнал на входе -1 счетчика 13, и каждое следующее обращение к пам ти производитс  по слё- дующему по пор дку адресу. (Здесь учиты- ваетс , что шина адреса инверсна ). Это обеспечиваетс  элементом ИЛИ 18 и элементом И 19.

Триггер 17 и дешифратор адреса 21 обеспечивает возможность локальной ЭВМ сообщить управл ющей ЭВМ через выходы шины 6с помощью сигналов ЗАПРЕТ о завершении текущего задани .

Рассмотрим подробно работу узла 4 со- пр жени  (фиг. 3).

Она во многом аналогична описанной выше работе блока 1 сопр жени .

Настройка блока 4 сопр жени  производитс  управл ющей ЭВМ путем записи в регистр 27 требуемого кода:

-....

При этом схема ИЛИ 33 вырабатывает разрешающий потенциал на схему И 24. Кроме того, в счетчик 29 должен быть загружен начальный адрес массива данных, кото- рый считываетс  из пам ти или записываетс  в нее. Во врем  быстрого обмена , управл емого узлом 3, вырабатываетс  потенциал БОБ, с помощью которого схемой И 24 вырабатываетс  разрешение дл  прохождени  сигналов ЧТ ЗУ через схе- му И 25 или ЗП ЗУ через схему И 26 соответственно при чтении или записи информации. Кроме того, выход схемы И 24 разрешает работу буфера данных 32 и буфера адреса 36.

5 0 5

0

5

0

5

0

5

0 5

Claims (1)

1. После чтени  или записи очередного байта информации из содержимого счетчика 29 вычитаетс  единица (схемы 34 и 35). Формула изобретени  Устройство дл  сопр жени  процессоров , содержащее группу из блоков сопр жени , каждый из которых содержит два элемента И, два элемента ИЛИ, элемент ИЛИ-НЕ, регистр, три дешифратора адреса, двунаправленный и однонаправленный буферы данных, счетчик, триггер, причем информационные , управл ющие, адресные входы-выходы первой группы входов-выходов 1-го (1 1, .... N) блока сопр жени   вл ютс  одноименными входами-выходами устройства, информационные, управл ющие , адресные входы-выходы второй группы входов-выходов i-ro блока сопр жени  через одноименную системную шину соединены с одноименными входами-выходами второй группы входов-выходов (i + 1)-го блока сопр жени , в каждом блоке сопр жени  выход элемента ИЛИ-НЕ соединен с первым инверсным входом первого элемента И, входом первого элемента ИЛИ, выходы первого и второго разр дов регистра соединены соответственно с первым и вторым входами элемента ИЛИ-НЕ, выход первого дешифратора адреса соединен с входом режима регистра, выход второго дешифратора адреса - с одноименным входом режима счетчика, информационные выходы которого соединены с одноименным входом одно- .направленного буфера данных, выход третьего разр да регистра сосДинен с входом сброса триггера, информационный вход которого соединен с выходом третьего дешифратора адреса, выход перзого элемента И соединен с входом разрешени  однонаправленного буфера данных, с первым входом второго элемента И и с входом разрешени  двунаправленного буфера данных, выход второго элемента ИЛИ соединен с вторым входом второго элемента И, выход которого соединен со счетным входом счетчика , выход первого элемента ИЛИ, выходы четвертого, п того и шестого разр дов регистра , выходы однонаправленного буфера данных  вл ютс  соответственно выходом захвата, первым, вторым и третьим выходами запроса прерывани , выходом адреса первой группы входов-выходов блока сопр жени , вход записи внешнего устройства первой группы входов-выходов блока сопр жени  соединен с синхронизирующим входом триггера, адресные вход первой группы входов блока сопр жени  соединен с входом третьего дешифратора адреса, первые информационные входы- выходы двунаправленного буфера данных

   соединены с информационными входами- выходами первой группы входов-выходов блока сопр жени , адресные входы второй группы входов-выходов блока сопр жени  соединены с входами первого и второго дешифраторов адреса, системные двунаправленные информационные входы-выходы второй группы входов-выходов блока напр жени  соединены с вторыми входами- выходами двунаправленного буфера данных, с информационными входами регистра , с информационными входами счетчика , выход триггера  вл етс  выходом запроса второй группы входов блока сопр жени , вход записи внешнего устройства второй группы входов-выходов блока сопр жени  соединен с входами синхронизации регистра и счетчика, отличающее- с   тем, что, с целью расширени  области применени  за счет обеспечени  параллельной передачи однотипной информации одновременно в несколько ЭВМ, в него введены узел управлени  композицией и узел сопр жени , а в каждый блек сопр жени  - третий элемент И и два элемента И-НЕ; узел управлени  коммутацией содержит два посто нных запоминающих блока, регистр, дешифратор адреса, счетчик; узел сопр жени  содержит три элемента И,; четыре элемента И-НЕ, двунаправленный буфер данных, регистр, два элемента ИЛИ, дешифратор адреса, счетчик, однонаправленный буфер данных: в узле управлени  выход первого посто нного запоминающего блока со- единен с информационным входом регистра, выход которого соединен с адресными входами первого и второго посто нных запоминающих блоков, первый выход дешифратора адреса узла управлени  соединен с входом первого разр да адреса управлени , первого посто нного запоминающего блока, выходы дешифратора адреса соединены с первым информационным входом счетчика, первый выход второго посто нного запоминающего блока соединен со счетным входом счетчика, выход переполнени  которого соединен с входом второго разр да адреса первого посто нного блока, входы третьего, четвертого и п того разр дов адреса первого посто нного запоминающего блока, вход режима регистра, информационный вход дешифратора, второй информационный вход счетчика, второй-п тый выходы второго посто нного запоминающего устройства  вл ютс  соответственно входами записи высшего устройства, захвата, готовности, запроса адреса, данных, выходами записи, чтени  блокировки обмена и захвата группы входов-выходов узла управлени , в узле сопр жени  выход первого элемента И соединен с первыми входами второго элемента И, первого и второго элементов И-НЕ, третьего элемента И, с управл ющим входом однонаправленного буфера данных, с первым управл ющим входом двунаправленного буфера данных, первый выход регистра соединен с вторым входом первого элемента И-НЕ, с первым входом первого элемента

   0 ИЛИ, второй выход регистра - с вторыми входами второго элемента И-НЕ и первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход первого элемента И-НЕ соединен с выходом

   5 третьего элемента И-НЕ, с первым входом управлени  коммутацией двунаправленного буфера данных, с первым инверсным входом элемента ИЛИ, выход второго элемента .. И-НЕ - с выходом четвертого элемента И0 НЕ, с вторым входом управлени  коммутацией двунаправленного буфера данных, с первым инверсным входом элемента ИЛИ, выход которого соединен с вторым входом третьего элемента И, выход которого соеди5 нен со счетным входом счетчика, второй вход первого элемента И соединен с первыми входами третьего и четвертого элементов И-НЕ, третий вход первого элемента И-НЕ - с вторым входом третьего элемента.

   0 И-НЕ, третий вход второго элемента И-НЕ - с третьим входом третьего и вторым входом четвертого элементов И-НЕ, выход дешифратора адреса соединен с входом режима регистра, группа выходов дешифратора ад5 реса - с первой группой информационных входов счетчика, второй вход второго элемента И, выходы первого и второго элементов И-НЕ,первый информационный вход-выход двунаправленного буфера дан-.

   0 ных, выход однонаправленного буфера данных  вл етс  соответственно входом готовности, выходом чтени , выходом записи , входом-выходом данных, выходом адреса первой группы входов-выходов узла

   5 сопр жени , выход второго элемента И, инверсные входы первого, и четвертого элементов И, второй информационный вход-выход двунаправленного буфера, вход режима регистра и вход дешифратора адре0 са  вл ютс  соответственно выходом готовности , входом блокировки обмена, входом чтени , входом.записи, входом-выходом данных, входом записи внешнего устройства и входом адреса второй группы входов5 выходов узла сопр жени  блока сопр жени , выход элемента ИЛИ-НЕ соединен с первыми инверсными входами третьего элемента И и первого и второго элементов И-НЕ, выход шестого разр да регистра соединен с пр мым входом первого

   элемента И-НЕ, выход п того разр да - с пр мым входом второго элемента И-НЕ, выход первого элемента И-НЕ соединен с первым входом управлени  коммутацией двунаправленного буфера данных, с первым инверсным входом второго элемента ИЛИ, выход второго элемента И-НЕ - с вторым входом управлени  коммутацией двунаправленного буфера данных и вторым инверсным входом второго элемента ИЛИ, пр мой вход третьего элемента И, выходы второго и первого элементов И-НЕ, третий инверсный вход второго элемента И-НЕ  вл ютс  соответственно входом готовности, выходом чтени , выходом записи и входом захвата первой группы входом-выходом блока сопр жени , выход третьего элемента И, четвертый инверсный вход второго

   элемента И-НЕ, тр,етий и четвертый инверсные входы первого элемента И-НЕ  вл ютс  соответственно выходом готовности, входами чтени  блокировки обмена и записи второй группы входов-выходов блока сопр жени , информационные, управл ющие , адресные входы-выходы второй группы входов-выходов всех блоков сопр жени  через системную шину соеди0 нены с одноименными входами-выходами

   группы входов-выходов узла управлени  и с

   одноименными входами-выходами первой

   группы входов-выходов узла сопр жени , ин формационные управл ющие адресные вхо5 ды, выходы второй группы входов-выходов узла напр жени   вл ютс  системными входами-выходами устройства дл  подключени  управл ющего процессора.

   п.

   С

   Ј8

   МЯ

   д

   чд

   m

   sa

   с

   Ст

   -У

   J6

   ю

   мд

   it

   eoS

   углу

   замv -