JP2633815B2 - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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Description
【０００１】
【産業上の利用分野】本発明は半導体素子製造方法に関
し、特に金属配線を予定した導電配線にコンタクトする
際、下部のシリコン基板と短絡することを防止すること
ができる半導体素子の金属配線製造方法に関するもので
ある。
し、特に金属配線を予定した導電配線にコンタクトする
際、下部のシリコン基板と短絡することを防止すること
ができる半導体素子の金属配線製造方法に関するもので
ある。
【０００２】
【従来の技術】デイーラム（ＤＲＡＭ）の高集積化に伴
い一層の微細パターンが要求され、これによりレイアウ
トの際の工程余裕度を最少化しなければならなく、これ
は特に微細コンタクトのための整列時に多くの困難があ
る。
い一層の微細パターンが要求され、これによりレイアウ
トの際の工程余裕度を最少化しなければならなく、これ
は特に微細コンタクトのための整列時に多くの困難があ
る。
【０００３】図１と図２は、従来の技術により下部のゲ
ート電極に金属配線コンタクトする半導体素子のレイア
ウト図と断面を示した図である。
ート電極に金属配線コンタクトする半導体素子のレイア
ウト図と断面を示した図である。
【０００４】図１は、ゲート電極領域（４）、ソース領
域（５）とドレイン領域（６）が含まれるモスフェット
（ＭＯＳＦＥＴ）を示すと共に、長く延長したゲート電
極（４）の端部とその上方に形成される金属配線（１
０）とコンタクトするためのコンタクト領域（２０）が
形成される位置を示したレイアウト図である。この図で
は、前記コンタクト領域（２０）はコンタクトマスクを
整列する際に、ミスアラインが発生してゲート電極
（４）の端部に一部分だけオーバラップされ、その上部
に金属配線（１０）が配列されている様子を示した図で
ある。
域（５）とドレイン領域（６）が含まれるモスフェット
（ＭＯＳＦＥＴ）を示すと共に、長く延長したゲート電
極（４）の端部とその上方に形成される金属配線（１
０）とコンタクトするためのコンタクト領域（２０）が
形成される位置を示したレイアウト図である。この図で
は、前記コンタクト領域（２０）はコンタクトマスクを
整列する際に、ミスアラインが発生してゲート電極
（４）の端部に一部分だけオーバラップされ、その上部
に金属配線（１０）が配列されている様子を示した図で
ある。
【０００５】図２は、図１のＩ−Ｉ断面を示したもの
で、シリコン基板（１）にフィールド酸化膜（２）を形
成し、露出したシリコン基板（１）の表面にゲート酸化
膜（３）を成長させ、前記ゲート酸化膜（３）と前記フ
ィールド酸化膜（２）の一部分がオーバラップされるよ
うゲート電極（４）を形成した後、全体的に層間絶縁層
（７）を塗布し、その後、コンタクトマスクを用いたエ
ッチング工程でコンタクト領域の層間絶縁層（７）をエ
ッチングしてコンタクトホールを形成し、金属配線（１
０）を形成したものである。ここで、注意すべき点は前
記コンタクトホールの形成の際、コンタクト マスクが
ミスアラインすることにより露出するフィールド酸化膜
（２）がエッチングされ、シリコン基板（１）が露出し
たコンタクトホールが形成される点である。このため金
属配線（１０）が望まないシリコン基板（１）と接触し
半導体素子の不良を誘発することになる。
で、シリコン基板（１）にフィールド酸化膜（２）を形
成し、露出したシリコン基板（１）の表面にゲート酸化
膜（３）を成長させ、前記ゲート酸化膜（３）と前記フ
ィールド酸化膜（２）の一部分がオーバラップされるよ
うゲート電極（４）を形成した後、全体的に層間絶縁層
（７）を塗布し、その後、コンタクトマスクを用いたエ
ッチング工程でコンタクト領域の層間絶縁層（７）をエ
ッチングしてコンタクトホールを形成し、金属配線（１
０）を形成したものである。ここで、注意すべき点は前
記コンタクトホールの形成の際、コンタクト マスクが
ミスアラインすることにより露出するフィールド酸化膜
（２）がエッチングされ、シリコン基板（１）が露出し
たコンタクトホールが形成される点である。このため金
属配線（１０）が望まないシリコン基板（１）と接触し
半導体素子の不良を誘発することになる。
【０００６】
【発明が解決しようとする課題】よって、本発明は前記
のようにコンタクト マスクのミスアラインが発生する
場合にも、金属配線がシリコン基板に接触しないように
する半導体素子製造方法を提供することにその目的があ
る。
のようにコンタクト マスクのミスアラインが発生する
場合にも、金属配線がシリコン基板に接触しないように
する半導体素子製造方法を提供することにその目的があ
る。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、本発明は、シリコン基板にフィールド酸化膜を形成
し、シリコン基板に絶縁される導電層パターンを前記フ
ィールド酸化膜の一部までオーバラップするよう形成す
る段階と、全体的に層間絶縁層を形成する段階と、コン
タクト領域の層間絶縁層をエッチングし前記導電層パタ
ーンが露出するコンタクトホールを形成するが、コンタ
クト マスクの整列不良で導電層パターンの一部が露出
し、フィールド酸化膜の一部がエッチングされシリコン
基板に露出するコンタクトホールが形成される段階と、
露出したシリコン基板上部にエピタキシャル単結晶シリ
コンを選択堆積する段階と、前記エピタキシャル単結晶
シリコンの一定厚さを酸化させ酸化膜を形成する段階
と、前記導電層パターンには電気的に接続され、下部の
シリコン基板には電気的に絶縁される金属配線を形成す
る段階を含むことを特徴する。
に、本発明は、シリコン基板にフィールド酸化膜を形成
し、シリコン基板に絶縁される導電層パターンを前記フ
ィールド酸化膜の一部までオーバラップするよう形成す
る段階と、全体的に層間絶縁層を形成する段階と、コン
タクト領域の層間絶縁層をエッチングし前記導電層パタ
ーンが露出するコンタクトホールを形成するが、コンタ
クト マスクの整列不良で導電層パターンの一部が露出
し、フィールド酸化膜の一部がエッチングされシリコン
基板に露出するコンタクトホールが形成される段階と、
露出したシリコン基板上部にエピタキシャル単結晶シリ
コンを選択堆積する段階と、前記エピタキシャル単結晶
シリコンの一定厚さを酸化させ酸化膜を形成する段階
と、前記導電層パターンには電気的に接続され、下部の
シリコン基板には電気的に絶縁される金属配線を形成す
る段階を含むことを特徴する。
【０００８】
【作用】本発明によれば下部の導電層パターンが露出す
るコンタクトホールを形成する際に、コンタクト マス
クの整列不良で前記導電層パターンに隣接したフィール
ド酸化膜がエッチングされ、シリコン基板が露出して
も、このシリコン基板露出部に選択的に酸化膜を形成す
ることにより金属配線と下部のシリコン基板が電気的に
接触することを防止することができる。
るコンタクトホールを形成する際に、コンタクト マス
クの整列不良で前記導電層パターンに隣接したフィール
ド酸化膜がエッチングされ、シリコン基板が露出して
も、このシリコン基板露出部に選択的に酸化膜を形成す
ることにより金属配線と下部のシリコン基板が電気的に
接触することを防止することができる。
【０００９】
【実施例】以下、添付した図面を参照して本発明の実施
例を詳細に説明する。
例を詳細に説明する。
【００１０】図３乃至図５は、本発明の実施例により金
属配線を下部のゲート電極にコンタクトする際、ミスア
ラインが発生したコンタクトホールに金属配線を形成す
る段階を図１のＩ−Ｉに沿って示した断面図である。
属配線を下部のゲート電極にコンタクトする際、ミスア
ラインが発生したコンタクトホールに金属配線を形成す
る段階を図１のＩ−Ｉに沿って示した断面図である。
【００１１】図３は、シリコン基板（１）のフィールド
領域にフィールド酸化膜（２）を形成し、露出したシリ
コン基板（１）の表面にゲート酸化膜（３）を成長さ
せ、前記ゲート酸化膜（３）と前記フィールド酸化膜
（２）の一部分がオーバラップするようゲート電極
（４）とシリサイド膜（１２）を形成した後、全体的に
層間絶縁層（７）を形成し、前記層間絶縁膜（７）とエ
ッチング選択比が異なる物質、例えば窒化膜（８）をそ
の上部に１００−１０００オングストローム厚さで形成
した後、コンタクト マスクを利用したエッチング工程
でコンタクト領域の窒化膜（８）と層間絶縁層（７）を
エッチングしコンタクトホール（３０）を形成した断面
図である。前記コンタクトホール（３０）形成の際、コ
ンタクト マスクがミスアラインされ、これにより露出
したフィールド酸化膜（２）がエッチングされてシリコ
ン基板（１）が露出した様子を示す。参考に、前記ゲー
ト電極（４）上部に形成されるシリサイド膜（１２）は
ゲート電極（４）の電気抵抗を減少するためのもので省
略しても良い。
領域にフィールド酸化膜（２）を形成し、露出したシリ
コン基板（１）の表面にゲート酸化膜（３）を成長さ
せ、前記ゲート酸化膜（３）と前記フィールド酸化膜
（２）の一部分がオーバラップするようゲート電極
（４）とシリサイド膜（１２）を形成した後、全体的に
層間絶縁層（７）を形成し、前記層間絶縁膜（７）とエ
ッチング選択比が異なる物質、例えば窒化膜（８）をそ
の上部に１００−１０００オングストローム厚さで形成
した後、コンタクト マスクを利用したエッチング工程
でコンタクト領域の窒化膜（８）と層間絶縁層（７）を
エッチングしコンタクトホール（３０）を形成した断面
図である。前記コンタクトホール（３０）形成の際、コ
ンタクト マスクがミスアラインされ、これにより露出
したフィールド酸化膜（２）がエッチングされてシリコ
ン基板（１）が露出した様子を示す。参考に、前記ゲー
ト電極（４）上部に形成されるシリサイド膜（１２）は
ゲート電極（４）の電気抵抗を減少するためのもので省
略しても良い。
【００１２】図４は、エピタキシャル単結晶シリコン
（９）を前記コンタクトホール（３０）の底部の露出し
たシリコン基板（１）に選択的に堆積し、エピタキシャ
ル単結晶シリコン（９）に酸素原子をイオン注入しなが
ら酸化させ、酸化膜（９’）をフィールド酸化膜（２）
の上部面まで形成した断面図である。
（９）を前記コンタクトホール（３０）の底部の露出し
たシリコン基板（１）に選択的に堆積し、エピタキシャ
ル単結晶シリコン（９）に酸素原子をイオン注入しなが
ら酸化させ、酸化膜（９’）をフィールド酸化膜（２）
の上部面まで形成した断面図である。
【００１３】図５は、金属層例えばアルミニウムを堆積
して、前記コンタクトホール（３０）に埋め込むと共に
前記窒化膜（８）上部面にも形成し、金属配線マスクを
用いたエッチング工程でこの金属層をエッチングし金属
配線（１０）を形成した断面図である。この図から、金
属配線（１０）は酸化膜（９’）によりシリコン基板
（１）と絶縁することが判る。
して、前記コンタクトホール（３０）に埋め込むと共に
前記窒化膜（８）上部面にも形成し、金属配線マスクを
用いたエッチング工程でこの金属層をエッチングし金属
配線（１０）を形成した断面図である。この図から、金
属配線（１０）は酸化膜（９’）によりシリコン基板
（１）と絶縁することが判る。
【００１４】本発明のさらに異なる実施例は、前記図３
乃至図５図の工程で層間絶縁膜（７）上部に窒化膜
（８）を成形せず工程を進めるものである。
乃至図５図の工程で層間絶縁膜（７）上部に窒化膜
（８）を成形せず工程を進めるものである。
【００１５】
【発明の効果】前記した本発明によれば、金属配線を下
部のゲート電極又は導電配線にコンタクトするためのコ
ンタクトホールを形成する際に、コンタクト マスクの
整列不良のためにフィールド酸化膜がエッチングされシ
リコン基板が露出したコンタクトホールが形成されて
も、コンタクトホール底部のシリコン基板露出部に酸化
膜を形成するので金属配線とシリコン基板が短絡するこ
とがない。
部のゲート電極又は導電配線にコンタクトするためのコ
ンタクトホールを形成する際に、コンタクト マスクの
整列不良のためにフィールド酸化膜がエッチングされシ
リコン基板が露出したコンタクトホールが形成されて
も、コンタクトホール底部のシリコン基板露出部に酸化
膜を形成するので金属配線とシリコン基板が短絡するこ
とがない。
【図１】半導体素子を製造する際のレイアウト図。
【図２】従来の技術による半導体素子を製造方法を示す
断面図。
断面図。
【図３】本発明による半導体素子の製造方法を示す断面
図。
図。
【図４】本発明による半導体素子の製造方法を示す断面
図。
図。
【図５】本発明による半導体素子の製造方法を示す断面
図。
図。
１…シリコン基板、２…フィールド酸化膜、３…ゲート
酸化膜、４…ゲート電極、５…ソース、６…ドレイン、
７…層間絶縁層、８…窒化膜、９…単結晶シリコン、
９’…酸化膜、１０…金属配線、２０…コンタクト領
域、３０…コンタクトホール。
酸化膜、４…ゲート電極、５…ソース、６…ドレイン、
７…層間絶縁層、８…窒化膜、９…単結晶シリコン、
９’…酸化膜、１０…金属配線、２０…コンタクト領
域、３０…コンタクトホール。
Claims (5)
- 【請求項１】 シリコン基板にフィールド酸化膜を形成
し、シリコン基板と絶縁する導電層パターンを前記フィ
ールド酸化膜の一部までオーバラップするよう形成する
段階と、 全体的に層間絶縁層を形成する段階と、 コンタクト領域の層間絶縁層をエッチングし前記導電層
パターンが露出するコンタクトホールを形成するが、コ
ンタクト マスクの整列不良で導電層パターンの一部が
露出し、フィールド酸化膜の一部がエッチングされシリ
コン基板が露出するコンタクトホールが形成される段階
と、 露出したシリコン基板上部にエピタキシャル シリコン
膜を選択堆積する段階と、 前記エピタキシャル シリコン膜の一定厚さを酸化させ
酸化膜を形成する段階と、 前記導電層パターンには電気的に接続し、下部のシリコ
ン基板には電気的に絶縁する金属配線を形成する段階を
含むことを特徴とする半導体素子製造方法。 - 【請求項２】 前記導電層パターンは、ゲート電極で形
成することを特徴とする請求項１記載の半導体素子製造
方法。 - 【請求項３】 前記層間絶縁層上部にエッチング選択比
が異なる膜を形成した後、コンタクトホールを形成する
ことを特徴とする請求項１記載の半導体素子製造方法。 - 【請求項４】 前記エピタキシャル シリコン膜を酸化
させる際、酸素原子をイオン注入して酸化膜を形成する
ことを特徴とする請求項１記載の半導体素子製造方法。 - 【請求項５】 前記導電層パターン上部に、シリサイド
を形成することを特徴とする請求項１記載の半導体素子
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94-1957 | 1994-02-03 | ||
| KR1019940001957A KR950025908A (ko) | 1994-02-03 | 1994-02-03 | 반도체소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297284A JPH07297284A (ja) | 1995-11-10 |
| JP2633815B2 true JP2633815B2 (ja) | 1997-07-23 |
Family
ID=19376706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7016994A Expired - Fee Related JP2633815B2 (ja) | 1994-02-03 | 1995-02-03 | 半導体素子製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2633815B2 (ja) |
| KR (1) | KR950025908A (ja) |
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5759911A (en) * | 1995-08-22 | 1998-06-02 | International Business Machines Corporation | Self-aligned metallurgy |
| JP3402022B2 (ja) * | 1995-11-07 | 2003-04-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US6025260A (en) | 1998-02-05 | 2000-02-15 | Integrated Device Technology, Inc. | Method for fabricating air gap with borderless contact |
| US6355580B1 (en) | 1998-09-03 | 2002-03-12 | Micron Technology, Inc. | Ion-assisted oxidation methods and the resulting structures |
| KR100560293B1 (ko) * | 1998-12-28 | 2006-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100673101B1 (ko) * | 2000-12-29 | 2007-01-22 | 주식회사 하이닉스반도체 | Ｂｃ ｐｍｏｓｆｅｔ 및 그 제조방법 |
| US7119444B2 (en) * | 2004-08-13 | 2006-10-10 | Texas Instruments Incorporated | Versatile system for charge dissipation in the formation of semiconductor device structures |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685840A (en) * | 1979-12-15 | 1981-07-13 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPH0244753A (ja) * | 1988-08-05 | 1990-02-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0671073B2 (ja) * | 1989-08-29 | 1994-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH03200318A (ja) * | 1989-12-27 | 1991-09-02 | Nec Corp | シリコン単結晶膜の改善方法 |
-
1994
- 1994-02-03 KR KR1019940001957A patent/KR950025908A/ko not_active Application Discontinuation
-
1995
- 1995-02-02 DE DE19503389A patent/DE19503389C2/de not_active Expired - Fee Related
- 1995-02-03 US US08/383,189 patent/US5536679A/en not_active Expired - Lifetime
- 1995-02-03 JP JP7016994A patent/JP2633815B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19503389C2 (de) | 1997-09-11 |
| DE19503389A1 (de) | 1995-08-24 |
| KR950025908A (ko) | 1995-09-18 |
| JPH07297284A (ja) | 1995-11-10 |
| US5536679A (en) | 1996-07-16 |
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