JP2630303B2 - 多層配線基板 - Google Patents
多層配線基板Info
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- JP2630303B2 JP2630303B2 JP7103734A JP10373495A JP2630303B2 JP 2630303 B2 JP2630303 B2 JP 2630303B2 JP 7103734 A JP7103734 A JP 7103734A JP 10373495 A JP10373495 A JP 10373495A JP 2630303 B2 JP2630303 B2 JP 2630303B2
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- Japan
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- alloy
- ceramic substrate
- hole conductor
- glass ceramic
- wiring layer
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多層配線基板に関し、特
にガラスセラミック基板を用いた多層配線基板に関す
る。
にガラスセラミック基板を用いた多層配線基板に関す
る。
【０００２】
【従来の技術】近年、半導体実装基板の小型化のための
配線の高密度化，信号伝播特性の向上のための低誘電率
化および配線の低抵抗化，ベアチップ実装のための半導
体チップとの熱膨張率の近値化等の要求から、これらの
要求を満足するガラスセラミック基板の需要が高まって
いる。さらに、ガラスセラミック基板の配線の高密度化
に伴う配線層の高多層化が進んでいる。
配線の高密度化，信号伝播特性の向上のための低誘電率
化および配線の低抵抗化，ベアチップ実装のための半導
体チップとの熱膨張率の近値化等の要求から、これらの
要求を満足するガラスセラミック基板の需要が高まって
いる。さらに、ガラスセラミック基板の配線の高密度化
に伴う配線層の高多層化が進んでいる。
【０００３】従来の多層配線基板は、図２（ａ）に示す
ように、内部配線層２を有するガラスセラミック基板１
の表面に設けた入出力ピン６と内部配線層２との間を接
続するビアホール導体（ビアホール内に埋込んだ導電
体）９は回路上の必要がない限りガラスセラミック基板
１の表面まで直線的に配置される。
ように、内部配線層２を有するガラスセラミック基板１
の表面に設けた入出力ピン６と内部配線層２との間を接
続するビアホール導体（ビアホール内に埋込んだ導電
体）９は回路上の必要がない限りガラスセラミック基板
１の表面まで直線的に配置される。
【０００４】一般に、アルミナ等のセラミック基板を用
いる多層配線基板では、素子接合パッド（以下パッドと
記す）は厚膜メタライズ層により形成されているが、ガ
ラスセラミック基板等の低温焼結基板に厚膜メタライズ
層を形成して金属あるいは合金からなる入出力ピンやリ
ードを半田あるいはろう材により接合した場合、メタラ
イズ層剥がれを生じるという問題があった。そこで、ガ
ラスセラミック基板の場合には、図２（ｂ）に示すよう
に、ガラスセラミック基板１の表面に設けてビアホール
導体９と接続するパッド７は薄膜メタライズ層により形
成され、半田８（あるいはろう材）により入出力ピンを
接合していた。
いる多層配線基板では、素子接合パッド（以下パッドと
記す）は厚膜メタライズ層により形成されているが、ガ
ラスセラミック基板等の低温焼結基板に厚膜メタライズ
層を形成して金属あるいは合金からなる入出力ピンやリ
ードを半田あるいはろう材により接合した場合、メタラ
イズ層剥がれを生じるという問題があった。そこで、ガ
ラスセラミック基板の場合には、図２（ｂ）に示すよう
に、ガラスセラミック基板１の表面に設けてビアホール
導体９と接続するパッド７は薄膜メタライズ層により形
成され、半田８（あるいはろう材）により入出力ピンを
接合していた。
【０００５】
【発明が解決しようとする課題】この従来の多層配線基
板では、ビアホール導体がＡｇ，Ａｇ−Ｐｄ，Ｃｕ，Ａ
ｕ等で形成されており、ビアホール導体とガラスセラミ
ック基板との熱膨張率の違いによりビアホール導体が薄
膜メタライズ層からなるパッドを突き破り、ろう材中に
拡散して喰われてしまうことで生ずる接続不良や、ビア
ホール導体がパッドに及ぼす応力によって生ずる接合強
度の低下を招くという問題があった。
板では、ビアホール導体がＡｇ，Ａｇ−Ｐｄ，Ｃｕ，Ａ
ｕ等で形成されており、ビアホール導体とガラスセラミ
ック基板との熱膨張率の違いによりビアホール導体が薄
膜メタライズ層からなるパッドを突き破り、ろう材中に
拡散して喰われてしまうことで生ずる接続不良や、ビア
ホール導体がパッドに及ぼす応力によって生ずる接合強
度の低下を招くという問題があった。
【０００６】本発明の目的は、ガラスセラミック基板に
おけるビアホール導体と入出力ピンとの接合強度を強化
して信頼性を向上させた多層配線基板を提供することに
ある。
おけるビアホール導体と入出力ピンとの接合強度を強化
して信頼性を向上させた多層配線基板を提供することに
ある。
【０００７】
【課題を解決するための手段】本発明の多層配線基板
は、表面にパターニングして形成した内部配線層を有す
るガラスセラミックシートを積層して形成したガラスセ
ラミック基板と、前記ガラスセラミック基板に形成した
ビアホールに埋込んで前記内部配線層に接続するビアホ
ール導体と、前記ビアホール導体に接続して前記ガラス
セラミック基板上に設けた入出力ピンとを有する多層配
線基板において、前記ガラスセラミック基板の表面から
の距離が７００μｍを超える前記内部配線層に接続する
ビアホール導体が前記ガラスセラミック基板の表面から
４０乃至７００μｍの間に設けた中間配線層と前記入出
力ピンとの間を接続する第１のビアホール導体および前
記第１のビアホール導体の接続部以外の前記中間配線層
と前記配線層との間を接続する第２のビアホール導体か
らなることを特徴とする。
は、表面にパターニングして形成した内部配線層を有す
るガラスセラミックシートを積層して形成したガラスセ
ラミック基板と、前記ガラスセラミック基板に形成した
ビアホールに埋込んで前記内部配線層に接続するビアホ
ール導体と、前記ビアホール導体に接続して前記ガラス
セラミック基板上に設けた入出力ピンとを有する多層配
線基板において、前記ガラスセラミック基板の表面から
の距離が７００μｍを超える前記内部配線層に接続する
ビアホール導体が前記ガラスセラミック基板の表面から
４０乃至７００μｍの間に設けた中間配線層と前記入出
力ピンとの間を接続する第１のビアホール導体および前
記第１のビアホール導体の接続部以外の前記中間配線層
と前記配線層との間を接続する第２のビアホール導体か
らなることを特徴とする。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ）は本発明の一実施例の説明する
ための模式的断面図、図１（ｂ）は図１（ａ）の部分拡
大断面図である。
ための模式的断面図、図１（ｂ）は図１（ａ）の部分拡
大断面図である。
【００１０】図１（ａ），（ｂ）に示すように、表面に
パターニングして形成した内部配線層２を有する厚さ約
４０μｍのガラスセラミックシートを積層して焼結し形
成したガラスセラミック基板１の表面からの距離が大き
い内部配線層２とガラスセラミック基板１の表面に取付
ける入出力ピン６との間を接続するＡｇ，Ａｇ−Ｐｄ，
Ｃｕ，Ａｕ等からなるビアホール導体（ビアホール内に
埋込んだ導体）がガラスセラミック基板１の表面から４
０μｍ（ガラスセラミックシート１板の厚さに相当）〜
７００μｍの間に設けた中間配線層３とガラスセラミッ
ク基板１の表面に設けた薄膜メタライズ層からなるパッ
ド７を介して入出力ピン６に接続する第１のビアホール
導体４と、このビアホール導体４の接続点以外の領域の
中間配線層３と内部配線層２との間を接続する第２のビ
アホール導体５とを有して階段状の構造に構成され、Ｔ
ｉ／Ｍｏ／Ｎｉ3 ＭｏやＣｒ／Ｐｄ等の薄膜メタライズ
層からなるパッド７にＰｂ−Ｓｎ系共晶合金，Ａｕ−Ｓ
ｎ系合金，Ａｇ−Ｃｕ系共晶合金等のろう材（又は半
田）８を用いコバール，４２合金，Ｃｕ合金等からなる
入出力ピン６を接合している。
パターニングして形成した内部配線層２を有する厚さ約
４０μｍのガラスセラミックシートを積層して焼結し形
成したガラスセラミック基板１の表面からの距離が大き
い内部配線層２とガラスセラミック基板１の表面に取付
ける入出力ピン６との間を接続するＡｇ，Ａｇ−Ｐｄ，
Ｃｕ，Ａｕ等からなるビアホール導体（ビアホール内に
埋込んだ導体）がガラスセラミック基板１の表面から４
０μｍ（ガラスセラミックシート１板の厚さに相当）〜
７００μｍの間に設けた中間配線層３とガラスセラミッ
ク基板１の表面に設けた薄膜メタライズ層からなるパッ
ド７を介して入出力ピン６に接続する第１のビアホール
導体４と、このビアホール導体４の接続点以外の領域の
中間配線層３と内部配線層２との間を接続する第２のビ
アホール導体５とを有して階段状の構造に構成され、Ｔ
ｉ／Ｍｏ／Ｎｉ3 ＭｏやＣｒ／Ｐｄ等の薄膜メタライズ
層からなるパッド７にＰｂ−Ｓｎ系共晶合金，Ａｕ−Ｓ
ｎ系合金，Ａｇ−Ｃｕ系共晶合金等のろう材（又は半
田）８を用いコバール，４２合金，Ｃｕ合金等からなる
入出力ピン６を接合している。
【００１１】なお、ろう材８については上記以外のＡｕ
−Ｓｉ系合金，Ａｕ−Ｇｅ系合金，Ａｕ−Ｃｕ系合金，
Ａｌ−Ｓｉ系合金，Ｃｕ−Ｚｎ系合金，Ｎｉ−Ｃｒ系合
金，Ｍｇ−Ａｌ系合金，Ｓｎ−Ｚｎ系合金，Ｓｎ−Ａｇ
系合金，Ｓｎ−Ｓｂ系合金，Ｃｄ−Ｚｎ系合金，Ｐｂ−
Ａｇ系合金，Ｃｄ−Ａｇ系合金，Ｚｎ−Ａｌ系合金を用
いてもよく、熔融温度はガラスセラミック基板が軟化あ
るいは基板の導体材料が熔融しない温度（１０００℃程
度以下）であればよい。また、接合後、パッドおよび接
合された入出力ピンにＮｉ／Ａｕ等のメッキを施すこと
は後工程での接合性や防食性を向上させる点でさらに有
効である。
−Ｓｉ系合金，Ａｕ−Ｇｅ系合金，Ａｕ−Ｃｕ系合金，
Ａｌ−Ｓｉ系合金，Ｃｕ−Ｚｎ系合金，Ｎｉ−Ｃｒ系合
金，Ｍｇ−Ａｌ系合金，Ｓｎ−Ｚｎ系合金，Ｓｎ−Ａｇ
系合金，Ｓｎ−Ｓｂ系合金，Ｃｄ−Ｚｎ系合金，Ｐｂ−
Ａｇ系合金，Ｃｄ−Ａｇ系合金，Ｚｎ−Ａｌ系合金を用
いてもよく、熔融温度はガラスセラミック基板が軟化あ
るいは基板の導体材料が熔融しない温度（１０００℃程
度以下）であればよい。また、接合後、パッドおよび接
合された入出力ピンにＮｉ／Ａｕ等のメッキを施すこと
は後工程での接合性や防食性を向上させる点でさらに有
効である。
【００１２】表１および表２に本発明のビアホール導体
の長さに対する入出力ピンの接合強度を測定した結果を
示す。
の長さに対する入出力ピンの接合強度を測定した結果を
示す。
【００１３】本実施例では、ビアホール導体４としてＡ
ｇ又はＣｕを用い、薄膜パッド７として直径２．２ｍｍ
のＴｉ／Ｍｏ／Ｎｉ3 Ｍｏ膜又はＣｒ／Ｐｄ膜を用いた
場合のビアホール導体のガラスセラミック基板表面から
の長さを４００〜１０００μｍの間で種々変えたものに
ついて、薄膜パッド７にコバールからなる入出力ピン６
を２００本ずつ８００℃の窒素雰囲気中で接合したもの
を各試料として準備し、熱サイクル試験前と、−６５℃
〜＋１７５℃の間の熱サイクルを５００回繰返す熱サイ
クル試験後の各入出力ピンに対する接続不良数と４５°
引張り強度とを測定した。
ｇ又はＣｕを用い、薄膜パッド７として直径２．２ｍｍ
のＴｉ／Ｍｏ／Ｎｉ3 Ｍｏ膜又はＣｒ／Ｐｄ膜を用いた
場合のビアホール導体のガラスセラミック基板表面から
の長さを４００〜１０００μｍの間で種々変えたものに
ついて、薄膜パッド７にコバールからなる入出力ピン６
を２００本ずつ８００℃の窒素雰囲気中で接合したもの
を各試料として準備し、熱サイクル試験前と、−６５℃
〜＋１７５℃の間の熱サイクルを５００回繰返す熱サイ
クル試験後の各入出力ピンに対する接続不良数と４５°
引張り強度とを測定した。
【００１４】なお、入出力ピンを接合するろう材は薄膜
パッド７がＴｉ／Ｍｏ／Ｎｉ3 Ｍｏ膜に対してはＡｇ−
Ｃｕ合金を、Ｃｒ／Ｐｄ膜に対してはＡｕ−Ｓｕ合金を
用いた。
パッド７がＴｉ／Ｍｏ／Ｎｉ3 Ｍｏ膜に対してはＡｇ−
Ｃｕ合金を、Ｃｒ／Ｐｄ膜に対してはＡｕ−Ｓｕ合金を
用いた。
【００１５】表１および表２に示すように、ビアホール
導体の長さが７００μｍ以下では、ビアホール導体の材
質に影響なく熱サイクル試験の前および後で接続不良を
発生せず、また、熱サイクル試験の前後で４５°引張り
強度の低下も少いが、ビアホール導体長が８００μｍ以
上になると、接続不良の発生と熱サイクル試験の前後で
４５°引張り強度の低下が大きくなる。
導体の長さが７００μｍ以下では、ビアホール導体の材
質に影響なく熱サイクル試験の前および後で接続不良を
発生せず、また、熱サイクル試験の前後で４５°引張り
強度の低下も少いが、ビアホール導体長が８００μｍ以
上になると、接続不良の発生と熱サイクル試験の前後で
４５°引張り強度の低下が大きくなる。
【００１６】また、薄膜パッドの材質はＣｒ／Ｐｄ膜よ
りもＴｉ／Ｍｏ／Ｎｉ3 Ｍｏ膜の方がガラスセラミック
基板に対する密着性が高く、剥れを生じ難いことが判明
した。
りもＴｉ／Ｍｏ／Ｎｉ3 Ｍｏ膜の方がガラスセラミック
基板に対する密着性が高く、剥れを生じ難いことが判明
した。
【００１７】なお、熱サイクル試験後の接続不良数は熱
サイクル試験前に発生した接続不良数を含んでいる。
サイクル試験前に発生した接続不良数を含んでいる。
【００１８】
【表１】
【００１９】
【表２】
【００２０】
【発明の効果】以上説明したように本発明は、ガラスセ
ラミック基板の表面からの距離が７００μｍを超える内
部配線に接続するビアホール導体をガラスセラミック基
板の表面から４０〜７００μｍの間に設けた中間配線層
を介在させて分割した第１，第２のビアホール導体から
なる階段状の構造で構成することにより、ビアホール導
体とガラスセラミック基板との熱膨張率の違いによるパ
ッドの剥れやろう材への拡散を防止して信頼性の高いピ
ン接合を得ることができるという効果を有する。
ラミック基板の表面からの距離が７００μｍを超える内
部配線に接続するビアホール導体をガラスセラミック基
板の表面から４０〜７００μｍの間に設けた中間配線層
を介在させて分割した第１，第２のビアホール導体から
なる階段状の構造で構成することにより、ビアホール導
体とガラスセラミック基板との熱膨張率の違いによるパ
ッドの剥れやろう材への拡散を防止して信頼性の高いピ
ン接合を得ることができるという効果を有する。
【００２１】
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための模式的断面
図および部分拡大断面図。
図および部分拡大断面図。
【図２】従来の多層配線基板の一例を説明するための模
式的断面図および部分拡大断面図。
式的断面図および部分拡大断面図。
１ ガラスセラミック基板 ２ 内部配線層 ３ 中間配線層 ４，５，９ ビアホール導体 ６ 入出力ピン ７ 薄膜パッド ８ ろう材
Claims (4)
- 【請求項１】 表面にパターニングして形成した内部配
線層を有するガラスセラミックシートを積層して形成し
たガラスセラミック基板と、前記ガラスセラミック基板
に形成したビアホールに埋込んで前記内部配線層に接続
するビアホール導体と、前記ビアホール導体に接続して
前記ガラスセラミック基板上に設けた入出力ピンとを有
する多層配線基板において、前記ガラスセラミック基板
の表面からの距離が７００μｍを超える前記内部配線層
に接続するビアホール導体が前記ガラスセラミック基板
の表面から４０乃至７００μｍの間に設けた中間配線層
と前記入出力ピンとの間を接続する第１のビアホール導
体および前記第１のビアホール導体の接続部以外の前記
中間配線層と前記配線層との間を接続する第２のビアホ
ール導体からなることを特徴とする多層配線基板。 - 【請求項２】 ビアホール導体がＡｇ，Ａｇ−Ｐｄ，Ｃ
ｕ，Ａｕのうちのいずれか１種からなる請求項１記載の
多層配線基板。 - 【請求項３】 薄膜パッドがＴｉ／Ｍｏ／Ｎｉ3 Ｍｏ膜
又はＣｒ／Ｐｄのいずれか１種からなる請求項１記載の
多層配線基板。 - 【請求項４】 ろう材がＰｂ−Ｓｎ系共晶合金，Ａｕ−
Ｓｎ系合金，Ａｇ−Ｃｕ系共晶合金，Ａｕ−Ｓｉ系合
金，Ａｕ−Ｇｅ系合金，Ａｕ−Ｃｕ系合金，Ａｌ−Ｓｉ
系合金，Ｃｕ−Ｚｎ系合金，Ｎｉ−Ｃｒ系合金，Ｍｇ−
Ａｌ系合金，Ｓｎ−Ｚｎ系合金，Ｓｎ−Ａｇ系合金，Ｓ
ｎ−Ｓｂ系合金，Ｃｄ−Ｚｎ系合金，Ｐｂ−Ａｇ系合
金，Ｃｄ−Ａｇ系合金，Ｚｎ−Ａｌ系合金のうちのいず
れか１種からなる請求項１記載の多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103734A JP2630303B2 (ja) | 1995-04-27 | 1995-04-27 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103734A JP2630303B2 (ja) | 1995-04-27 | 1995-04-27 | 多層配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08298381A JPH08298381A (ja) | 1996-11-12 |
| JP2630303B2 true JP2630303B2 (ja) | 1997-07-16 |
Family
ID=14361869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7103734A Expired - Lifetime JP2630303B2 (ja) | 1995-04-27 | 1995-04-27 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630303B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244376A (ja) * | 2000-02-28 | 2001-09-07 | Hitachi Ltd | 半導体装置 |
| JP4835048B2 (ja) * | 2005-06-24 | 2011-12-14 | パナソニック電工株式会社 | マイクロ構造体 |
-
1995
- 1995-04-27 JP JP7103734A patent/JP2630303B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08298381A (ja) | 1996-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970304 |