JPH05144971A - チツプキヤリア構造 - Google Patents
チツプキヤリア構造Info
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- JPH05144971A JPH05144971A JP32958691A JP32958691A JPH05144971A JP H05144971 A JPH05144971 A JP H05144971A JP 32958691 A JP32958691 A JP 32958691A JP 32958691 A JP32958691 A JP 32958691A JP H05144971 A JPH05144971 A JP H05144971A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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-
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 チップキャリアに用いられる配線基板内での
電圧降下の削減,信号伝播遅延及びノイズを低減する。 【構成】 チップキャリアの配線基板内の配線をチップ
接続端子から外部接続端子まで直線の導体配線とする。
これにより、配線基板内での配線長が最短になるため、
電圧降下,信号伝播遅延,ノイズを低減することが可能
となる。また、構造が簡単なので製造が容易となり、コ
スト低減につながる。さらに、多層構造にする必要がな
く、同時焼成のできない材料でも製造可能であるといっ
たように材料に制約されないという効果もある。
電圧降下の削減,信号伝播遅延及びノイズを低減する。 【構成】 チップキャリアの配線基板内の配線をチップ
接続端子から外部接続端子まで直線の導体配線とする。
これにより、配線基板内での配線長が最短になるため、
電圧降下,信号伝播遅延,ノイズを低減することが可能
となる。また、構造が簡単なので製造が容易となり、コ
スト低減につながる。さらに、多層構造にする必要がな
く、同時焼成のできない材料でも製造可能であるといっ
たように材料に制約されないという効果もある。
Description
【0001】
【産業上の利用分野】本発明は、電子情報処理機器に使
用されるチップキャリアの構造に関する。
用されるチップキャリアの構造に関する。
【0002】
【従来の技術】従来のチップキャリアを図4に示す。図
において、チップキャリアは、基板2上に具備されたラ
ンド9と、チップ1に接続されたリード16とが電気的
に接続され、さらにヒートシンク4に第1の金属枠5が
ロー材18で接合されたキャップ19でチップ1を封止
したものである。
において、チップキャリアは、基板2上に具備されたラ
ンド9と、チップ1に接続されたリード16とが電気的
に接続され、さらにヒートシンク4に第1の金属枠5が
ロー材18で接合されたキャップ19でチップ1を封止
したものである。
【0003】ランド9と外部接続端子3とは、内部配線
17により電気的に接続されている。この構造によれ
ば、ランド9の位置が基板2上で偏って配置されていて
も、外部接続端子3は内部配線17によって基板2の裏
面全面に設置することが可能である。
17により電気的に接続されている。この構造によれ
ば、ランド9の位置が基板2上で偏って配置されていて
も、外部接続端子3は内部配線17によって基板2の裏
面全面に設置することが可能である。
【0004】チップ1の気密封止は、第1の金属枠5
と、基板2に銀ロー7で接着された第2の金属枠6とを
シーム溶接,レーザ溶接,ロー付け等で接合させること
で行われる。この際、ヒートシンク4にチップ1を良熱
伝導性の接着剤8で密着させ、チップから発生する熱を
ヒートシンク4へ容易に伝えられるようにしている(例
えば、特開平1−150343号参照)。
と、基板2に銀ロー7で接着された第2の金属枠6とを
シーム溶接,レーザ溶接,ロー付け等で接合させること
で行われる。この際、ヒートシンク4にチップ1を良熱
伝導性の接着剤8で密着させ、チップから発生する熱を
ヒートシンク4へ容易に伝えられるようにしている(例
えば、特開平1−150343号参照)。
【0005】図5に他の実施例として第41回ECTC
論文集,1991年に紹介された構造をそのまま示し、
その概略の動作を説明する。図において、チップ1の半
田バンプから出された電気信号は、まず基板上に設けら
れた薄膜上のパッドに伝えられ、その後薄膜内の多層の
Al配線によって基板上のパッドへ伝播される。さら
に、基板上のパッドから基板内部の多層配線へと電気信
号が伝えられ、外部接続端子からキャリアを搭載するマ
ザーボードのパッドへと伝播される。
論文集,1991年に紹介された構造をそのまま示し、
その概略の動作を説明する。図において、チップ1の半
田バンプから出された電気信号は、まず基板上に設けら
れた薄膜上のパッドに伝えられ、その後薄膜内の多層の
Al配線によって基板上のパッドへ伝播される。さら
に、基板上のパッドから基板内部の多層配線へと電気信
号が伝えられ、外部接続端子からキャリアを搭載するマ
ザーボードのパッドへと伝播される。
【0006】このように、内部配線を多層にして、基板
内で導体を複雑に配線しているのは、マザーボード上の
接続用パッドの配置が端子ほど緻密にすることが不可能
なため、キャリアの接続端子をマザーボードのパッド配
置に合わせる必要があるためである。また、従来のチッ
プは、端子数が少なかったので、キャリアの接続端子
は、緻密に設ける必要はなかったこともその理由であ
る。
内で導体を複雑に配線しているのは、マザーボード上の
接続用パッドの配置が端子ほど緻密にすることが不可能
なため、キャリアの接続端子をマザーボードのパッド配
置に合わせる必要があるためである。また、従来のチッ
プは、端子数が少なかったので、キャリアの接続端子
は、緻密に設ける必要はなかったこともその理由であ
る。
【0007】
【発明が解決しようとする課題】以上説明したチップキ
ャリアの構造によれば、基板内が多層配線となってお
り、この配線の引き回しにより信号の入出力、電源の供
給が行われている。そのため以下のような問題が現在生
じている。
ャリアの構造によれば、基板内が多層配線となってお
り、この配線の引き回しにより信号の入出力、電源の供
給が行われている。そのため以下のような問題が現在生
じている。
【0008】まず第1に、従来技術のような配線とする
と、信号配線が長くなってしまうため、配線の容量,イ
ンダクタンスが大きくなり、そのため、信号遅延が大き
くなる、また、ノイズが大きくなるという問題があっ
た。
と、信号配線が長くなってしまうため、配線の容量,イ
ンダクタンスが大きくなり、そのため、信号遅延が大き
くなる、また、ノイズが大きくなるという問題があっ
た。
【0009】第2に、電源部の配線長が長くなりそのた
め、電圧降下が大きく、電源の供給が難しくなる。第3
に、多層配線といった複雑な構造をとっており、そのた
め、同時焼成,薄膜配線を行う等高い技術が要求され、
コストが非常に高いという問題があった。
め、電圧降下が大きく、電源の供給が難しくなる。第3
に、多層配線といった複雑な構造をとっており、そのた
め、同時焼成,薄膜配線を行う等高い技術が要求され、
コストが非常に高いという問題があった。
【0010】第4に、このような多層配線構造となって
いることからレーザ,機械加工等でスルーホールを形成
することは不可能で、そのため、配線材料,基板材料が
同時に焼成できるもののみに限られてしまう。
いることからレーザ,機械加工等でスルーホールを形成
することは不可能で、そのため、配線材料,基板材料が
同時に焼成できるもののみに限られてしまう。
【0011】第5に最近のチップの単位面積当りのピン
数は増大する一方であるが、それに反して実装密度は、
増々大きくなる傾向にある。そのため、キャリアの端子
も高い密度で配置する必要性が出てきており、従来技術
では高密度実装は不可能となるといった問題点があっ
た。
数は増大する一方であるが、それに反して実装密度は、
増々大きくなる傾向にある。そのため、キャリアの端子
も高い密度で配置する必要性が出てきており、従来技術
では高密度実装は不可能となるといった問題点があっ
た。
【0012】本発明の目的は、チップキャリアに用いら
れる配線基板内での電圧降下の削減を図り、あわせて信
号伝播遅延及びノイズの低減を実現するチップキャリア
を提供することにある。
れる配線基板内での電圧降下の削減を図り、あわせて信
号伝播遅延及びノイズの低減を実現するチップキャリア
を提供することにある。
【0013】
【課題を解決するための手段】上記目的を達成するた
め、本発明によチップキャリア構造においては、接続端
子を有するICチップと、前記ICチップを搭載した配
線基板とを含むチップキャリアであって、前記配線基板
は、前記接続端子に対応したチップ接続端子を一表面に
有し、この表面に対する裏面には前記チップ接続端子に
対応した外部接続端子が形成され、前記チップ接続端子
と前記外部接続端子とは、前記配線基板内において各々
一直線の導体配線で接続されているものである。
め、本発明によチップキャリア構造においては、接続端
子を有するICチップと、前記ICチップを搭載した配
線基板とを含むチップキャリアであって、前記配線基板
は、前記接続端子に対応したチップ接続端子を一表面に
有し、この表面に対する裏面には前記チップ接続端子に
対応した外部接続端子が形成され、前記チップ接続端子
と前記外部接続端子とは、前記配線基板内において各々
一直線の導体配線で接続されているものである。
【0014】また、前記ICチップを封止するとともに
ICチップからの熱を逃がすためのキャップを有するも
のである。
ICチップからの熱を逃がすためのキャップを有するも
のである。
【0015】また、前記ICチップの前記接続端子は、
半田バンプ金属の微小ピン又は金属バンプからなるもの
である。
半田バンプ金属の微小ピン又は金属バンプからなるもの
である。
【0016】
【作用】本発明のチップキャリアにおいては、基板の配
線は、ランドから外部接続端子まで直線のスルーホール
となっており、これによりランドと外部接続端子とを最
短距離で結ぶことが可能となる。
線は、ランドから外部接続端子まで直線のスルーホール
となっており、これによりランドと外部接続端子とを最
短距離で結ぶことが可能となる。
【0017】
【実施例】次に本発明について図面を参照して説明す
る。図1は、本発明の一実施例の断面図である。図にお
いて、基板2は、チップキャリア外への接続を目的とし
た外部接続端子3と、チップ1を接続するためのランド
9とが直線状のスルーホール11を有している。基板2
上には、半田バンプ10を有するチップ1がフェイスダ
ウンで搭載されている。
る。図1は、本発明の一実施例の断面図である。図にお
いて、基板2は、チップキャリア外への接続を目的とし
た外部接続端子3と、チップ1を接続するためのランド
9とが直線状のスルーホール11を有している。基板2
上には、半田バンプ10を有するチップ1がフェイスダ
ウンで搭載されている。
【0018】チップ1と基板2とは、半田バンプ10と
ランド9とによって電気的に接続されている。基板2に
は、第2金属枠6が銀ロー7によって固着されており、
この第2金属枠6と第1金属枠5とは、シーム溶接,レ
ーザ溶接,ロー付け等で接合されている。
ランド9とによって電気的に接続されている。基板2に
は、第2金属枠6が銀ロー7によって固着されており、
この第2金属枠6と第1金属枠5とは、シーム溶接,レ
ーザ溶接,ロー付け等で接合されている。
【0019】第1金属枠5には、ヒートシンク4が接着
剤8にて設置される。すなわち、チップ1を基板2及び
第1金属枠5,第2金属枠6,ヒートシンク4によって
気密封止している。気密封止する際に、その環境を
N2,Ar等の不活性ガス雰囲気,真空等にすることに
より、チップキャリアの信頼性を向上させることが可能
である。
剤8にて設置される。すなわち、チップ1を基板2及び
第1金属枠5,第2金属枠6,ヒートシンク4によって
気密封止している。気密封止する際に、その環境を
N2,Ar等の不活性ガス雰囲気,真空等にすることに
より、チップキャリアの信頼性を向上させることが可能
である。
【0020】また、チップ1の裏面と、ヒートシンク4
とは、接着剤8で密着されていることから、チップ1の
表面で発生した熱は、ヒートシンク4へ容易に伝えるこ
とが可能である。従って、接着剤8は、良熱伝導性のも
の(例えば、銀ロー材,金属ペースト,半田)を使用す
る。チップキャリアの熱抵抗を下げるためには、接着剤
8はなるべく薄く塗布されることが望ましく、そのため
には、チップ1とヒートシンク4との熱膨張率が近いも
のを使用して、チップ1の破壊を防ぐことが必要であ
る。チップ1がSiの場合、ヒートシンク4の材料はC
u/W,AlN等が使用される。
とは、接着剤8で密着されていることから、チップ1の
表面で発生した熱は、ヒートシンク4へ容易に伝えるこ
とが可能である。従って、接着剤8は、良熱伝導性のも
の(例えば、銀ロー材,金属ペースト,半田)を使用す
る。チップキャリアの熱抵抗を下げるためには、接着剤
8はなるべく薄く塗布されることが望ましく、そのため
には、チップ1とヒートシンク4との熱膨張率が近いも
のを使用して、チップ1の破壊を防ぐことが必要であ
る。チップ1がSiの場合、ヒートシンク4の材料はC
u/W,AlN等が使用される。
【0021】一方、基板2もチップ1の熱膨張率に近い
材料が好ましく、AlN,ムライト,ガラスセラミッ
ク,Si3N4等が使用される。その際、直線状スルーホ
ール11に充填される導体は、同時焼成ならば、同時焼
成に耐える材料(例えば、Au,Cu,Ag,AgP
d,W,Mo等)が使用される。直線状スルーホール1
1を焼成後に形成するならばレーザー等で加工後金属ペ
ーストを充填して行う。
材料が好ましく、AlN,ムライト,ガラスセラミッ
ク,Si3N4等が使用される。その際、直線状スルーホ
ール11に充填される導体は、同時焼成ならば、同時焼
成に耐える材料(例えば、Au,Cu,Ag,AgP
d,W,Mo等)が使用される。直線状スルーホール1
1を焼成後に形成するならばレーザー等で加工後金属ペ
ーストを充填して行う。
【0022】従来,マザーボードとの接続の制限があっ
たり、接続端子数が少なく、高密度に実装する必要性が
なかったのが、現在では、マザーボードを含め材料の限
定を行い、チップの端子数増加に伴いキャリアの端子数
も増加させる必要のあったこと、レーザー等の加工技術
の進歩により直線状のスルーホールの形成が可能となっ
たこと等によって、以上のような直線状スルーホールを
有する基板の形成が可能となった。
たり、接続端子数が少なく、高密度に実装する必要性が
なかったのが、現在では、マザーボードを含め材料の限
定を行い、チップの端子数増加に伴いキャリアの端子数
も増加させる必要のあったこと、レーザー等の加工技術
の進歩により直線状のスルーホールの形成が可能となっ
たこと等によって、以上のような直線状スルーホールを
有する基板の形成が可能となった。
【0023】高密度実装を行うために、本発明に用いた
スルーホールでは、スルーホール径が50μmφ〜20
0μmφのものが使われ、標準的には100μmφのも
のが多く使用される。また、基板の板厚としては0.5
〜2mmのものが好ましく、標準的には1mmのものが
使用される。
スルーホールでは、スルーホール径が50μmφ〜20
0μmφのものが使われ、標準的には100μmφのも
のが多く使用される。また、基板の板厚としては0.5
〜2mmのものが好ましく、標準的には1mmのものが
使用される。
【0024】図2は、チップ1に微小ピン12を具備し
た場合の一実施例を示す。微小ピン12は、半田13に
よってランド9に電気的に接続され、さらに直線状スル
ーホール11を経て、外部接続端子3により外部マザー
ボード等に接続されている。
た場合の一実施例を示す。微小ピン12は、半田13に
よってランド9に電気的に接続され、さらに直線状スル
ーホール11を経て、外部接続端子3により外部マザー
ボード等に接続されている。
【0025】微小ピンは例えば、直径0.1mm,長さ
1mmといった極めて小さな形状のものが使用され、高
密度なチップの電極にも取り付けが可能である。微小ピ
ンの使用により、チップ1と基板2との熱膨張差による
歪を容易に緩和できるので、チップキャリアの信頼性を
向上でき、基板材料の制約がなくなる等の利点がある。
1mmといった極めて小さな形状のものが使用され、高
密度なチップの電極にも取り付けが可能である。微小ピ
ンの使用により、チップ1と基板2との熱膨張差による
歪を容易に緩和できるので、チップキャリアの信頼性を
向上でき、基板材料の制約がなくなる等の利点がある。
【0026】図3は、チップ1に金属バンプ15を具備
し、この金属バンプ15とランド9とを導電性接合剤1
4で接続して、チップ1を基板2に実装する一実施例を
示す。
し、この金属バンプ15とランド9とを導電性接合剤1
4で接続して、チップ1を基板2に実装する一実施例を
示す。
【0027】金属バンプ15は、例えばCuバンプ,A
uバンプ,Sn/Pbバンプ,Wバンプ等を使用し、導
電性接合剤14には、Ag−Pdペースト,Sn/Pb
半田,導電性樹脂等を使用したものである。
uバンプ,Sn/Pbバンプ,Wバンプ等を使用し、導
電性接合剤14には、Ag−Pdペースト,Sn/Pb
半田,導電性樹脂等を使用したものである。
【0028】このように金属バンプを導電性の接合剤で
接続することより、チップと基板間の熱応力や接続の応
力等を緩和することができるため、キャリアとしての信
頼性を向上することが可能となる。また、接合剤を適当
なものを選ぶことによって、比較的低温で接続ができる
ので、生産性が向上し、キャリアのコストを下げること
が可能である。
接続することより、チップと基板間の熱応力や接続の応
力等を緩和することができるため、キャリアとしての信
頼性を向上することが可能となる。また、接合剤を適当
なものを選ぶことによって、比較的低温で接続ができる
ので、生産性が向上し、キャリアのコストを下げること
が可能である。
【0029】
【発明の効果】以上説明したように本発明は、チップキ
ャリアの基板の内部配線をチップ端子から、基板外の外
部接続端子まで一直線として配線長を最も短くしたた
め、チップキャリア基板内での信号配線長が短くなり、
信号の遅延やノイズが非常に小さくなる。
ャリアの基板の内部配線をチップ端子から、基板外の外
部接続端子まで一直線として配線長を最も短くしたた
め、チップキャリア基板内での信号配線長が短くなり、
信号の遅延やノイズが非常に小さくなる。
【0030】また、電源部の配線長も短くなり、電圧降
下が非常に小さくなる。また構造が簡単であるので、製
造が容易であり、コストを下げることができる。また、
同時焼成の必要がないので、同時焼成の不可能な材料の
選択が可能である。また、接続端子の配置する密度がチ
ップと同等にすることが可能となり、非常に大きな実装
密度が得られる。
下が非常に小さくなる。また構造が簡単であるので、製
造が容易であり、コストを下げることができる。また、
同時焼成の必要がないので、同時焼成の不可能な材料の
選択が可能である。また、接続端子の配置する密度がチ
ップと同等にすることが可能となり、非常に大きな実装
密度が得られる。
【図面の簡単な説明】
【図1】本発明の一実施例を示す断面図である。
【図2】本発明の他の実施例を示す断面図である。
【図3】本発明のさらに他の実施例を示す断面図であ
る。
る。
【図4】従来のチップキャリアを示す断面図である。
【図5】他の従来例を示す図である。
1 チップ 2 基板 3 外部接続端子 4 ヒートシンク 5 第1金属枠 6 第2金属枠 7 銀ロー 8 接着剤 9 ランド 10 半田バンプ 11 スルーホール 12 微小ピン 13 半田 14 導電性接合剤 15 金属バンプ 16 リード 17 内部配線 18 ロー材 19 キャップ
Claims (3)
- 【請求項1】 接続端子を有するICチップと、前記I
Cチップを搭載した配線基板とを含むチップキャリアで
あって、 前記配線基板は、前記接続端子に対応したチップ接続端
子を一表面に有し、この表面に対する裏面には前記チッ
プ接続端子に対応した外部接続端子が形成され、 前記チップ接続端子と前記外部接続端子とは、前記配線
基板内において各々一直線の導体配線で接続されている
ことを特徴とするチップキャリア構造。 - 【請求項2】 前記ICチップを封止するとともにIC
チップからの熱を逃がすためのキャップを有することを
特徴とする請求項1に記載のチップキャリア構造。 - 【請求項3】 前記ICチップの前記接続端子は、半田
バンプ金属の微小ピン又は金属バンプからなることを特
徴とする請求項1,2に記載のチップキャリア構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32958691A JPH05144971A (ja) | 1991-11-18 | 1991-11-18 | チツプキヤリア構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32958691A JPH05144971A (ja) | 1991-11-18 | 1991-11-18 | チツプキヤリア構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05144971A true JPH05144971A (ja) | 1993-06-11 |
Family
ID=18223010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32958691A Pending JPH05144971A (ja) | 1991-11-18 | 1991-11-18 | チツプキヤリア構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05144971A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202060A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | チップキャリア |
JP2001174657A (ja) * | 1999-12-21 | 2001-06-29 | Toppan Printing Co Ltd | 光配線層、光・電気配線基板及び実装基板 |
US6384485B1 (en) | 2000-01-18 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
US6885106B1 (en) * | 2001-01-11 | 2005-04-26 | Tessera, Inc. | Stacked microelectronic assemblies and methods of making same |
KR100724505B1 (ko) * | 2003-11-25 | 2007-06-04 | 인터내셔널 비지네스 머신즈 코포레이션 | 고성능 칩 캐리어 기판 |
JP2012253118A (ja) * | 2011-06-01 | 2012-12-20 | Denso Corp | 半導体装置 |
Citations (1)
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