JPH05144971A - チツプキヤリア構造 - Google Patents
チツプキヤリア構造Info
- Publication number
- JPH05144971A JPH05144971A JP32958691A JP32958691A JPH05144971A JP H05144971 A JPH05144971 A JP H05144971A JP 32958691 A JP32958691 A JP 32958691A JP 32958691 A JP32958691 A JP 32958691A JP H05144971 A JPH05144971 A JP H05144971A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wiring
- board
- chip carrier
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 チップキャリアに用いられる配線基板内での
電圧降下の削減，信号伝播遅延及びノイズを低減する。 【構成】 チップキャリアの配線基板内の配線をチップ
接続端子から外部接続端子まで直線の導体配線とする。
これにより、配線基板内での配線長が最短になるため、
電圧降下，信号伝播遅延，ノイズを低減することが可能
となる。また、構造が簡単なので製造が容易となり、コ
スト低減につながる。さらに、多層構造にする必要がな
く、同時焼成のできない材料でも製造可能であるといっ
たように材料に制約されないという効果もある。
電圧降下の削減，信号伝播遅延及びノイズを低減する。 【構成】 チップキャリアの配線基板内の配線をチップ
接続端子から外部接続端子まで直線の導体配線とする。
これにより、配線基板内での配線長が最短になるため、
電圧降下，信号伝播遅延，ノイズを低減することが可能
となる。また、構造が簡単なので製造が容易となり、コ
スト低減につながる。さらに、多層構造にする必要がな
く、同時焼成のできない材料でも製造可能であるといっ
たように材料に制約されないという効果もある。
Description
【０００１】
【産業上の利用分野】本発明は、電子情報処理機器に使
用されるチップキャリアの構造に関する。
用されるチップキャリアの構造に関する。
【０００２】
【従来の技術】従来のチップキャリアを図４に示す。図
において、チップキャリアは、基板２上に具備されたラ
ンド９と、チップ１に接続されたリード１６とが電気的
に接続され、さらにヒートシンク４に第１の金属枠５が
ロー材１８で接合されたキャップ１９でチップ１を封止
したものである。
において、チップキャリアは、基板２上に具備されたラ
ンド９と、チップ１に接続されたリード１６とが電気的
に接続され、さらにヒートシンク４に第１の金属枠５が
ロー材１８で接合されたキャップ１９でチップ１を封止
したものである。
【０００３】ランド９と外部接続端子３とは、内部配線
１７により電気的に接続されている。この構造によれ
ば、ランド９の位置が基板２上で偏って配置されていて
も、外部接続端子３は内部配線１７によって基板２の裏
面全面に設置することが可能である。
１７により電気的に接続されている。この構造によれ
ば、ランド９の位置が基板２上で偏って配置されていて
も、外部接続端子３は内部配線１７によって基板２の裏
面全面に設置することが可能である。
【０００４】チップ１の気密封止は、第１の金属枠５
と、基板２に銀ロー７で接着された第２の金属枠６とを
シーム溶接，レーザ溶接，ロー付け等で接合させること
で行われる。この際、ヒートシンク４にチップ１を良熱
伝導性の接着剤８で密着させ、チップから発生する熱を
ヒートシンク４へ容易に伝えられるようにしている（例
えば、特開平１−１５０３４３号参照）。
と、基板２に銀ロー７で接着された第２の金属枠６とを
シーム溶接，レーザ溶接，ロー付け等で接合させること
で行われる。この際、ヒートシンク４にチップ１を良熱
伝導性の接着剤８で密着させ、チップから発生する熱を
ヒートシンク４へ容易に伝えられるようにしている（例
えば、特開平１−１５０３４３号参照）。
【０００５】図５に他の実施例として第４１回ＥＣＴＣ
論文集，１９９１年に紹介された構造をそのまま示し、
その概略の動作を説明する。図において、チップ１の半
田バンプから出された電気信号は、まず基板上に設けら
れた薄膜上のパッドに伝えられ、その後薄膜内の多層の
Ａｌ配線によって基板上のパッドへ伝播される。さら
に、基板上のパッドから基板内部の多層配線へと電気信
号が伝えられ、外部接続端子からキャリアを搭載するマ
ザーボードのパッドへと伝播される。
論文集，１９９１年に紹介された構造をそのまま示し、
その概略の動作を説明する。図において、チップ１の半
田バンプから出された電気信号は、まず基板上に設けら
れた薄膜上のパッドに伝えられ、その後薄膜内の多層の
Ａｌ配線によって基板上のパッドへ伝播される。さら
に、基板上のパッドから基板内部の多層配線へと電気信
号が伝えられ、外部接続端子からキャリアを搭載するマ
ザーボードのパッドへと伝播される。
【０００６】このように、内部配線を多層にして、基板
内で導体を複雑に配線しているのは、マザーボード上の
接続用パッドの配置が端子ほど緻密にすることが不可能
なため、キャリアの接続端子をマザーボードのパッド配
置に合わせる必要があるためである。また、従来のチッ
プは、端子数が少なかったので、キャリアの接続端子
は、緻密に設ける必要はなかったこともその理由であ
る。
内で導体を複雑に配線しているのは、マザーボード上の
接続用パッドの配置が端子ほど緻密にすることが不可能
なため、キャリアの接続端子をマザーボードのパッド配
置に合わせる必要があるためである。また、従来のチッ
プは、端子数が少なかったので、キャリアの接続端子
は、緻密に設ける必要はなかったこともその理由であ
る。
【０００７】
【発明が解決しようとする課題】以上説明したチップキ
ャリアの構造によれば、基板内が多層配線となってお
り、この配線の引き回しにより信号の入出力、電源の供
給が行われている。そのため以下のような問題が現在生
じている。
ャリアの構造によれば、基板内が多層配線となってお
り、この配線の引き回しにより信号の入出力、電源の供
給が行われている。そのため以下のような問題が現在生
じている。
【０００８】まず第１に、従来技術のような配線とする
と、信号配線が長くなってしまうため、配線の容量，イ
ンダクタンスが大きくなり、そのため、信号遅延が大き
くなる、また、ノイズが大きくなるという問題があっ
た。
と、信号配線が長くなってしまうため、配線の容量，イ
ンダクタンスが大きくなり、そのため、信号遅延が大き
くなる、また、ノイズが大きくなるという問題があっ
た。
【０００９】第２に、電源部の配線長が長くなりそのた
め、電圧降下が大きく、電源の供給が難しくなる。第３
に、多層配線といった複雑な構造をとっており、そのた
め、同時焼成，薄膜配線を行う等高い技術が要求され、
コストが非常に高いという問題があった。
め、電圧降下が大きく、電源の供給が難しくなる。第３
に、多層配線といった複雑な構造をとっており、そのた
め、同時焼成，薄膜配線を行う等高い技術が要求され、
コストが非常に高いという問題があった。
【００１０】第４に、このような多層配線構造となって
いることからレーザ，機械加工等でスルーホールを形成
することは不可能で、そのため、配線材料，基板材料が
同時に焼成できるもののみに限られてしまう。
いることからレーザ，機械加工等でスルーホールを形成
することは不可能で、そのため、配線材料，基板材料が
同時に焼成できるもののみに限られてしまう。
【００１１】第５に最近のチップの単位面積当りのピン
数は増大する一方であるが、それに反して実装密度は、
増々大きくなる傾向にある。そのため、キャリアの端子
も高い密度で配置する必要性が出てきており、従来技術
では高密度実装は不可能となるといった問題点があっ
た。
数は増大する一方であるが、それに反して実装密度は、
増々大きくなる傾向にある。そのため、キャリアの端子
も高い密度で配置する必要性が出てきており、従来技術
では高密度実装は不可能となるといった問題点があっ
た。
【００１２】本発明の目的は、チップキャリアに用いら
れる配線基板内での電圧降下の削減を図り、あわせて信
号伝播遅延及びノイズの低減を実現するチップキャリア
を提供することにある。
れる配線基板内での電圧降下の削減を図り、あわせて信
号伝播遅延及びノイズの低減を実現するチップキャリア
を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明によチップキャリア構造においては、接続端
子を有するＩＣチップと、前記ＩＣチップを搭載した配
線基板とを含むチップキャリアであって、前記配線基板
は、前記接続端子に対応したチップ接続端子を一表面に
有し、この表面に対する裏面には前記チップ接続端子に
対応した外部接続端子が形成され、前記チップ接続端子
と前記外部接続端子とは、前記配線基板内において各々
一直線の導体配線で接続されているものである。
め、本発明によチップキャリア構造においては、接続端
子を有するＩＣチップと、前記ＩＣチップを搭載した配
線基板とを含むチップキャリアであって、前記配線基板
は、前記接続端子に対応したチップ接続端子を一表面に
有し、この表面に対する裏面には前記チップ接続端子に
対応した外部接続端子が形成され、前記チップ接続端子
と前記外部接続端子とは、前記配線基板内において各々
一直線の導体配線で接続されているものである。
【００１４】また、前記ＩＣチップを封止するとともに
ＩＣチップからの熱を逃がすためのキャップを有するも
のである。
ＩＣチップからの熱を逃がすためのキャップを有するも
のである。
【００１５】また、前記ＩＣチップの前記接続端子は、
半田バンプ金属の微小ピン又は金属バンプからなるもの
である。
半田バンプ金属の微小ピン又は金属バンプからなるもの
である。
【００１６】
【作用】本発明のチップキャリアにおいては、基板の配
線は、ランドから外部接続端子まで直線のスルーホール
となっており、これによりランドと外部接続端子とを最
短距離で結ぶことが可能となる。
線は、ランドから外部接続端子まで直線のスルーホール
となっており、これによりランドと外部接続端子とを最
短距離で結ぶことが可能となる。
【００１７】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例の断面図である。図にお
いて、基板２は、チップキャリア外への接続を目的とし
た外部接続端子３と、チップ１を接続するためのランド
９とが直線状のスルーホール１１を有している。基板２
上には、半田バンプ１０を有するチップ１がフェイスダ
ウンで搭載されている。
る。図１は、本発明の一実施例の断面図である。図にお
いて、基板２は、チップキャリア外への接続を目的とし
た外部接続端子３と、チップ１を接続するためのランド
９とが直線状のスルーホール１１を有している。基板２
上には、半田バンプ１０を有するチップ１がフェイスダ
ウンで搭載されている。
【００１８】チップ１と基板２とは、半田バンプ１０と
ランド９とによって電気的に接続されている。基板２に
は、第２金属枠６が銀ロー７によって固着されており、
この第２金属枠６と第１金属枠５とは、シーム溶接，レ
ーザ溶接，ロー付け等で接合されている。
ランド９とによって電気的に接続されている。基板２に
は、第２金属枠６が銀ロー７によって固着されており、
この第２金属枠６と第１金属枠５とは、シーム溶接，レ
ーザ溶接，ロー付け等で接合されている。
【００１９】第１金属枠５には、ヒートシンク４が接着
剤８にて設置される。すなわち、チップ１を基板２及び
第１金属枠５，第２金属枠６，ヒートシンク４によって
気密封止している。気密封止する際に、その環境を
Ｎ2，Ａｒ等の不活性ガス雰囲気，真空等にすることに
より、チップキャリアの信頼性を向上させることが可能
である。
剤８にて設置される。すなわち、チップ１を基板２及び
第１金属枠５，第２金属枠６，ヒートシンク４によって
気密封止している。気密封止する際に、その環境を
Ｎ2，Ａｒ等の不活性ガス雰囲気，真空等にすることに
より、チップキャリアの信頼性を向上させることが可能
である。
【００２０】また、チップ１の裏面と、ヒートシンク４
とは、接着剤８で密着されていることから、チップ１の
表面で発生した熱は、ヒートシンク４へ容易に伝えるこ
とが可能である。従って、接着剤８は、良熱伝導性のも
の（例えば、銀ロー材，金属ペースト，半田）を使用す
る。チップキャリアの熱抵抗を下げるためには、接着剤
８はなるべく薄く塗布されることが望ましく、そのため
には、チップ１とヒートシンク４との熱膨張率が近いも
のを使用して、チップ１の破壊を防ぐことが必要であ
る。チップ１がＳｉの場合、ヒートシンク４の材料はＣ
ｕ／Ｗ，ＡｌＮ等が使用される。
とは、接着剤８で密着されていることから、チップ１の
表面で発生した熱は、ヒートシンク４へ容易に伝えるこ
とが可能である。従って、接着剤８は、良熱伝導性のも
の（例えば、銀ロー材，金属ペースト，半田）を使用す
る。チップキャリアの熱抵抗を下げるためには、接着剤
８はなるべく薄く塗布されることが望ましく、そのため
には、チップ１とヒートシンク４との熱膨張率が近いも
のを使用して、チップ１の破壊を防ぐことが必要であ
る。チップ１がＳｉの場合、ヒートシンク４の材料はＣ
ｕ／Ｗ，ＡｌＮ等が使用される。
【００２１】一方、基板２もチップ１の熱膨張率に近い
材料が好ましく、ＡｌＮ，ムライト，ガラスセラミッ
ク，Ｓｉ3Ｎ4等が使用される。その際、直線状スルーホ
ール１１に充填される導体は、同時焼成ならば、同時焼
成に耐える材料（例えば、Ａｕ，Ｃｕ，Ａｇ，ＡｇＰ
ｄ，Ｗ，Ｍｏ等）が使用される。直線状スルーホール１
１を焼成後に形成するならばレーザー等で加工後金属ペ
ーストを充填して行う。
材料が好ましく、ＡｌＮ，ムライト，ガラスセラミッ
ク，Ｓｉ3Ｎ4等が使用される。その際、直線状スルーホ
ール１１に充填される導体は、同時焼成ならば、同時焼
成に耐える材料（例えば、Ａｕ，Ｃｕ，Ａｇ，ＡｇＰ
ｄ，Ｗ，Ｍｏ等）が使用される。直線状スルーホール１
１を焼成後に形成するならばレーザー等で加工後金属ペ
ーストを充填して行う。
【００２２】従来，マザーボードとの接続の制限があっ
たり、接続端子数が少なく、高密度に実装する必要性が
なかったのが、現在では、マザーボードを含め材料の限
定を行い、チップの端子数増加に伴いキャリアの端子数
も増加させる必要のあったこと、レーザー等の加工技術
の進歩により直線状のスルーホールの形成が可能となっ
たこと等によって、以上のような直線状スルーホールを
有する基板の形成が可能となった。
たり、接続端子数が少なく、高密度に実装する必要性が
なかったのが、現在では、マザーボードを含め材料の限
定を行い、チップの端子数増加に伴いキャリアの端子数
も増加させる必要のあったこと、レーザー等の加工技術
の進歩により直線状のスルーホールの形成が可能となっ
たこと等によって、以上のような直線状スルーホールを
有する基板の形成が可能となった。
【００２３】高密度実装を行うために、本発明に用いた
スルーホールでは、スルーホール径が５０μｍφ〜２０
０μｍφのものが使われ、標準的には１００μｍφのも
のが多く使用される。また、基板の板厚としては０．５
〜２ｍｍのものが好ましく、標準的には１ｍｍのものが
使用される。
スルーホールでは、スルーホール径が５０μｍφ〜２０
０μｍφのものが使われ、標準的には１００μｍφのも
のが多く使用される。また、基板の板厚としては０．５
〜２ｍｍのものが好ましく、標準的には１ｍｍのものが
使用される。
【００２４】図２は、チップ１に微小ピン１２を具備し
た場合の一実施例を示す。微小ピン１２は、半田１３に
よってランド９に電気的に接続され、さらに直線状スル
ーホール１１を経て、外部接続端子３により外部マザー
ボード等に接続されている。
た場合の一実施例を示す。微小ピン１２は、半田１３に
よってランド９に電気的に接続され、さらに直線状スル
ーホール１１を経て、外部接続端子３により外部マザー
ボード等に接続されている。
【００２５】微小ピンは例えば、直径０．１ｍｍ，長さ
１ｍｍといった極めて小さな形状のものが使用され、高
密度なチップの電極にも取り付けが可能である。微小ピ
ンの使用により、チップ１と基板２との熱膨張差による
歪を容易に緩和できるので、チップキャリアの信頼性を
向上でき、基板材料の制約がなくなる等の利点がある。
１ｍｍといった極めて小さな形状のものが使用され、高
密度なチップの電極にも取り付けが可能である。微小ピ
ンの使用により、チップ１と基板２との熱膨張差による
歪を容易に緩和できるので、チップキャリアの信頼性を
向上でき、基板材料の制約がなくなる等の利点がある。
【００２６】図３は、チップ１に金属バンプ１５を具備
し、この金属バンプ１５とランド９とを導電性接合剤１
４で接続して、チップ１を基板２に実装する一実施例を
示す。
し、この金属バンプ１５とランド９とを導電性接合剤１
４で接続して、チップ１を基板２に実装する一実施例を
示す。
【００２７】金属バンプ１５は、例えばＣｕバンプ，Ａ
ｕバンプ，Ｓｎ／Ｐｂバンプ，Ｗバンプ等を使用し、導
電性接合剤１４には、Ａｇ−Ｐｄペースト，Ｓｎ／Ｐｂ
半田，導電性樹脂等を使用したものである。
ｕバンプ，Ｓｎ／Ｐｂバンプ，Ｗバンプ等を使用し、導
電性接合剤１４には、Ａｇ−Ｐｄペースト，Ｓｎ／Ｐｂ
半田，導電性樹脂等を使用したものである。
【００２８】このように金属バンプを導電性の接合剤で
接続することより、チップと基板間の熱応力や接続の応
力等を緩和することができるため、キャリアとしての信
頼性を向上することが可能となる。また、接合剤を適当
なものを選ぶことによって、比較的低温で接続ができる
ので、生産性が向上し、キャリアのコストを下げること
が可能である。
接続することより、チップと基板間の熱応力や接続の応
力等を緩和することができるため、キャリアとしての信
頼性を向上することが可能となる。また、接合剤を適当
なものを選ぶことによって、比較的低温で接続ができる
ので、生産性が向上し、キャリアのコストを下げること
が可能である。
【００２９】
【発明の効果】以上説明したように本発明は、チップキ
ャリアの基板の内部配線をチップ端子から、基板外の外
部接続端子まで一直線として配線長を最も短くしたた
め、チップキャリア基板内での信号配線長が短くなり、
信号の遅延やノイズが非常に小さくなる。
ャリアの基板の内部配線をチップ端子から、基板外の外
部接続端子まで一直線として配線長を最も短くしたた
め、チップキャリア基板内での信号配線長が短くなり、
信号の遅延やノイズが非常に小さくなる。
【００３０】また、電源部の配線長も短くなり、電圧降
下が非常に小さくなる。また構造が簡単であるので、製
造が容易であり、コストを下げることができる。また、
同時焼成の必要がないので、同時焼成の不可能な材料の
選択が可能である。また、接続端子の配置する密度がチ
ップと同等にすることが可能となり、非常に大きな実装
密度が得られる。
下が非常に小さくなる。また構造が簡単であるので、製
造が容易であり、コストを下げることができる。また、
同時焼成の必要がないので、同時焼成の不可能な材料の
選択が可能である。また、接続端子の配置する密度がチ
ップと同等にすることが可能となり、非常に大きな実装
密度が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す断面図である。
【図２】本発明の他の実施例を示す断面図である。
【図３】本発明のさらに他の実施例を示す断面図であ
る。
る。
【図４】従来のチップキャリアを示す断面図である。
【図５】他の従来例を示す図である。
１ チップ ２ 基板 ３ 外部接続端子 ４ ヒートシンク ５ 第１金属枠 ６ 第２金属枠 ７ 銀ロー ８ 接着剤 ９ ランド １０ 半田バンプ １１ スルーホール １２ 微小ピン １３ 半田 １４ 導電性接合剤 １５ 金属バンプ １６ リード １７ 内部配線 １８ ロー材 １９ キャップ
Claims (3)
- 【請求項１】 接続端子を有するＩＣチップと、前記Ｉ
Ｃチップを搭載した配線基板とを含むチップキャリアで
あって、 前記配線基板は、前記接続端子に対応したチップ接続端
子を一表面に有し、この表面に対する裏面には前記チッ
プ接続端子に対応した外部接続端子が形成され、 前記チップ接続端子と前記外部接続端子とは、前記配線
基板内において各々一直線の導体配線で接続されている
ことを特徴とするチップキャリア構造。 - 【請求項２】 前記ＩＣチップを封止するとともにＩＣ
チップからの熱を逃がすためのキャップを有することを
特徴とする請求項１に記載のチップキャリア構造。 - 【請求項３】 前記ＩＣチップの前記接続端子は、半田
バンプ金属の微小ピン又は金属バンプからなることを特
徴とする請求項１，２に記載のチップキャリア構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32958691A JPH05144971A (ja) | 1991-11-18 | 1991-11-18 | チツプキヤリア構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32958691A JPH05144971A (ja) | 1991-11-18 | 1991-11-18 | チツプキヤリア構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144971A true JPH05144971A (ja) | 1993-06-11 |
Family
ID=18223010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32958691A Pending JPH05144971A (ja) | 1991-11-18 | 1991-11-18 | チツプキヤリア構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144971A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202060A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | チップキャリア |
| JP2001174657A (ja) * | 1999-12-21 | 2001-06-29 | Toppan Printing Co Ltd | 光配線層、光・電気配線基板及び実装基板 |
| US6384485B1 (en) | 2000-01-18 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6885106B1 (en) * | 2001-01-11 | 2005-04-26 | Tessera, Inc. | Stacked microelectronic assemblies and methods of making same |
| KR100724505B1 (ko) * | 2003-11-25 | 2007-06-04 | 인터내셔널 비지네스 머신즈 코포레이션 | 고성능 칩 캐리어 기판 |
| JP2012253118A (ja) * | 2011-06-01 | 2012-12-20 | Denso Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168662A (ja) * | 1988-09-07 | 1990-06-28 | Hitachi Ltd | チップキャリア |
-
1991
- 1991-11-18 JP JP32958691A patent/JPH05144971A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168662A (ja) * | 1988-09-07 | 1990-06-28 | Hitachi Ltd | チップキャリア |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202060A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | チップキャリア |
| JP2001174657A (ja) * | 1999-12-21 | 2001-06-29 | Toppan Printing Co Ltd | 光配線層、光・電気配線基板及び実装基板 |
| US6384485B1 (en) | 2000-01-18 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6885106B1 (en) * | 2001-01-11 | 2005-04-26 | Tessera, Inc. | Stacked microelectronic assemblies and methods of making same |
| KR100724505B1 (ko) * | 2003-11-25 | 2007-06-04 | 인터내셔널 비지네스 머신즈 코포레이션 | 고성능 칩 캐리어 기판 |
| JP2012253118A (ja) * | 2011-06-01 | 2012-12-20 | Denso Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4724472A (en) | Semiconductor device | |
| JP2592308B2 (ja) | 半導体パッケージ及びそれを用いたコンピュータ | |
| JPH0756887B2 (ja) | 半導体パッケージ及びそれを用いたコンピュータ | |
| JPH08153834A (ja) | Ｍｃｍキャリア | |
| JPH05144971A (ja) | チツプキヤリア構造 | |
| JP2001168443A (ja) | 光半導体素子収納用パッケージ | |
| JP2000216550A (ja) | 積層プリント配線基板 | |
| JP2936819B2 (ja) | Ｉｃチップの実装構造 | |
| JPH07161866A (ja) | Ｌｓｉチップキャリア構造 | |
| JPH10256428A (ja) | 半導体パッケージ | |
| JP2001160598A (ja) | 半導体素子搭載用基板および光半導体素子収納用パッケージ | |
| JPH08191128A (ja) | 電子装置 | |
| JPH10256413A (ja) | 半導体パッケージ | |
| JPS63229842A (ja) | 表面実装用パツケ−ジ | |
| JPH0462457B2 (ja) | ||
| JP2501278B2 (ja) | 半導体パッケ―ジ | |
| JPH10275878A (ja) | 半導体パッケージ | |
| JPH10275879A (ja) | 半導体パッケージ | |
| JP2710893B2 (ja) | リード付き電子部品 | |
| JP3015504B2 (ja) | 半導体装置 | |
| JPH10242322A (ja) | 半導体パッケージ | |
| KR100264644B1 (ko) | 모듈 패키지 | |
| JPS6136962A (ja) | 電子回路パツケ−ジ | |
| JPH08167674A (ja) | 半導体素子搭載用パッケージ | |
| JPS63261860A (ja) | 気密封止型半導体装置 |