JP2621643B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2621643B2 JP2621643B2 JP2306477A JP30647790A JP2621643B2 JP 2621643 B2 JP2621643 B2 JP 2621643B2 JP 2306477 A JP2306477 A JP 2306477A JP 30647790 A JP30647790 A JP 30647790A JP 2621643 B2 JP2621643 B2 JP 2621643B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に砒化ガリウム基
板上に形成され、ショットキー接合型電界効果トランジ
スタ（以下単にFETと呼ぶ）を含む論理回路により構成
される半導体集積回路に関する。
板上に形成され、ショットキー接合型電界効果トランジ
スタ（以下単にFETと呼ぶ）を含む論理回路により構成
される半導体集積回路に関する。
従来この種の半導体集積回路（以下、GaAsICと呼ぶ）
においては、高集積化と低消費電力化に有利なE/D構成D
CFL（Direct Coupled FET Logic）と呼ばれる論理回路
が広く使用されている。
においては、高集積化と低消費電力化に有利なE/D構成D
CFL（Direct Coupled FET Logic）と呼ばれる論理回路
が広く使用されている。
第４図は従来技術による入力回路の等価回路図であ
る。同図においてQ1はディプレッション型の負荷FETで
ありQ2は、エンハンスメント型駆動FETである。
る。同図においてQ1はディプレッション型の負荷FETで
ありQ2は、エンハンスメント型駆動FETである。
上述した従来のDCFL回路では以下に述べる２つの問題
点がある。
点がある。
第１の問題点はDCFL回路の論理しきい値が、電源VSS1
変動に連動して変動する事である。第４図において、FE
Tの電圧電流特性が２乗則で近似できるとするとDCFL回
路９の入力論理しきい値電圧VLthは、VSS1を基準電圧
（0V）としたとき以下の式で表わせる。
変動に連動して変動する事である。第４図において、FE
Tの電圧電流特性が２乗則で近似できるとするとDCFL回
路９の入力論理しきい値電圧VLthは、VSS1を基準電圧
（0V）としたとき以下の式で表わせる。
ここで、VTEとBEとはそれぞれFET Q2のしきい値電圧
及び電流の２乗 近似におけるＫ値である。またIDはFE
T Q2とQ1とを流れる電流値である。（負荷FET Q1のID
SS） ここで、電源VDDを基準電位（0V）とし、電位の負方
向を電位差の正ととるものＶ、論理しきい値VLth′と置
き直すと、 となる。
及び電流の２乗 近似におけるＫ値である。またIDはFE
T Q2とQ1とを流れる電流値である。（負荷FET Q1のID
SS） ここで、電源VDDを基準電位（0V）とし、電位の負方
向を電位差の正ととるものＶ、論理しきい値VLth′と置
き直すと、 となる。
すなわち、DCFL回路の入力論理しきい値は電源VSS1の
変動に直接変動を受けるが、外部入力信号のレベル変換
後出力電位はVSS1に無関係である。故に従来技術のDCFL
回路９は電源VSS1の変動に弱く、実際上は±100mV程度
であった。
変動に直接変動を受けるが、外部入力信号のレベル変換
後出力電位はVSS1に無関係である。故に従来技術のDCFL
回路９は電源VSS1の変動に弱く、実際上は±100mV程度
であった。
第２の問題点としては、式（２）より明らかな様に、
DCFL回路の入力論理しきい値は、VTE,ID及びBE等、デバ
イスパラメータに直接依存するため、製造ばらつき及
び、パラメータの温度特性により多大の変動を受ける。
例えばFETのしきい値電圧VTEは−1.5mV/℃程度の温度依
存性を有するため、±50℃の温度変動に対し、±75mV程
度の変動を生ずる。特に、Gbpsクラスの超高速動作状態
では、±50mVの入力論理しきい値変動の影響は極めて大
きく、ICの最高動作速度を著しく損う。
DCFL回路の入力論理しきい値は、VTE,ID及びBE等、デバ
イスパラメータに直接依存するため、製造ばらつき及
び、パラメータの温度特性により多大の変動を受ける。
例えばFETのしきい値電圧VTEは−1.5mV/℃程度の温度依
存性を有するため、±50℃の温度変動に対し、±75mV程
度の変動を生ずる。特に、Gbpsクラスの超高速動作状態
では、±50mVの入力論理しきい値変動の影響は極めて大
きく、ICの最高動作速度を著しく損う。
以上説明したように、前記二つの問題点を同時に改善
する入力回路が必要とされて来た。
する入力回路が必要とされて来た。
本発明の目的は前記の問題点を解消する事により、外
部入力信号レベルとDCFL回路との論理レベル整合が、電
源電圧の変動、温度変動及び製造ばらつきによる変動に
対してよく保持できるところの入力回路を有する半導体
集積回路を提供することにある。
部入力信号レベルとDCFL回路との論理レベル整合が、電
源電圧の変動、温度変動及び製造ばらつきによる変動に
対してよく保持できるところの入力回路を有する半導体
集積回路を提供することにある。
本発明の半導体集積回路は、半導体基板上に、電界効
果トランジスタ及びダイオードを含んで形成された入力
論理レベル変換回路有する入力回路を備えた半導体集積
回路において、前記入力論理レベル変換回路がドレイン
が第１の電源端子に接続されゲートが第２の電源端子に
接続された第１の電界効果トランジスタと、ソース及び
ゲートが第３の電源端子に接続された第２の電界効果ト
ランジスタと、前記第１の電界効果トランジスタのソー
スと前記第２の電界効果トランジスタのドレインとの間
に、互いに順方向に直列に接続されたn1個の第１のダイ
オード群とドレインが前記第１の電源端子に接続され、
ゲートが参照信号変換出力端子に接続された第３の電界
効果トランジスタとゲートが前記第２の電界効果トラン
ジスタのドレインに接続された第４の電界効果トランジ
スタと、前記第３の電界効果トランジスタのソースと前
記第４の電界効果トランジスタのドレインとの間に互い
に順方向に直列に接続されたn2個の第２のダイオード群
と、前記４の電界効果トランジスタのソースと前記第３
の電源端子との間に互いに順方向に直列に接続されたn
12個の第３のダイオード群と、ドレインが前記第１の電
源端子に接続されゲートが外部信号入力端子に接続され
た第５の電界効果トランジスタと、ゲートが前記第４の
電界効果トランジスタのドレインに接続されドレインが
内部出力端子に接続された第６の電界効果トランジスタ
と、前記第５の電界効果トランジスタのソースと前記第
６の電界効果トランジスタのドレインとの間に互いに順
方向に直列に接続されたn3個の第４のダイオード群と、
前記第６の電界効果トランジスタのソースと前記第３の
電源端子との間に互いに順方向に直列に接続されたn13
個の第５のダイオード群と、ドレインが第１の電源端子
に接続され、ゲートが参照信号入力端子に接続されかつ
ソースが参照信号変換出力端子に接続される第７の電界
効果トランジスタ及びソースとゲートが第３の電源端子
に接続された第８の電界効果トランジスタから成る参照
信号レベル変換回路とを含み、かつ前記第1,第2,第3,第
4,及び第５のダイオード個数間にn1＋（n12−n2）−（n
13−n3）＝０なる関係が成立することを特徴とする。
果トランジスタ及びダイオードを含んで形成された入力
論理レベル変換回路有する入力回路を備えた半導体集積
回路において、前記入力論理レベル変換回路がドレイン
が第１の電源端子に接続されゲートが第２の電源端子に
接続された第１の電界効果トランジスタと、ソース及び
ゲートが第３の電源端子に接続された第２の電界効果ト
ランジスタと、前記第１の電界効果トランジスタのソー
スと前記第２の電界効果トランジスタのドレインとの間
に、互いに順方向に直列に接続されたn1個の第１のダイ
オード群とドレインが前記第１の電源端子に接続され、
ゲートが参照信号変換出力端子に接続された第３の電界
効果トランジスタとゲートが前記第２の電界効果トラン
ジスタのドレインに接続された第４の電界効果トランジ
スタと、前記第３の電界効果トランジスタのソースと前
記第４の電界効果トランジスタのドレインとの間に互い
に順方向に直列に接続されたn2個の第２のダイオード群
と、前記４の電界効果トランジスタのソースと前記第３
の電源端子との間に互いに順方向に直列に接続されたn
12個の第３のダイオード群と、ドレインが前記第１の電
源端子に接続されゲートが外部信号入力端子に接続され
た第５の電界効果トランジスタと、ゲートが前記第４の
電界効果トランジスタのドレインに接続されドレインが
内部出力端子に接続された第６の電界効果トランジスタ
と、前記第５の電界効果トランジスタのソースと前記第
６の電界効果トランジスタのドレインとの間に互いに順
方向に直列に接続されたn3個の第４のダイオード群と、
前記第６の電界効果トランジスタのソースと前記第３の
電源端子との間に互いに順方向に直列に接続されたn13
個の第５のダイオード群と、ドレインが第１の電源端子
に接続され、ゲートが参照信号入力端子に接続されかつ
ソースが参照信号変換出力端子に接続される第７の電界
効果トランジスタ及びソースとゲートが第３の電源端子
に接続された第８の電界効果トランジスタから成る参照
信号レベル変換回路とを含み、かつ前記第1,第2,第3,第
4,及び第５のダイオード個数間にn1＋（n12−n2）−（n
13−n3）＝０なる関係が成立することを特徴とする。
本発明の入力レベル変換回路は、第１ないし第８の電
界効果トランジスタとn1,n2,n12,n3及びn13個の第1,第
2,第3,第４及び第５のダイオードとにより３つの入力論
理レベル変換回路が並列に接続された構成となる。加え
てダイオードの個数は n1＋（n12−n2）＋（n13−n3）＝０ を満足するように設定される。
界効果トランジスタとn1,n2,n12,n3及びn13個の第1,第
2,第3,第４及び第５のダイオードとにより３つの入力論
理レベル変換回路が並列に接続された構成となる。加え
てダイオードの個数は n1＋（n12−n2）＋（n13−n3）＝０ を満足するように設定される。
以下に動作について説明する。V1、V2、V3はそれぞれ
内部出力端子14、15、16の電圧（内部論理回路入力電
圧）、Vrefは参照信号入力電圧、VINは入力信号電圧、V
SS1、VSS2は電源電圧、Vfは順方向電圧、また電源VDDを
接地電圧（0V）とした時の電位差の負方向を正ととるも
のとする。この場合、Q11、Q12、Q13、Q14、Q15、Q16の
全てのFETは常に飽和領域にあるように設定される時
に、下記の式が成り立つ。
内部出力端子14、15、16の電圧（内部論理回路入力電
圧）、Vrefは参照信号入力電圧、VINは入力信号電圧、V
SS1、VSS2は電源電圧、Vfは順方向電圧、また電源VDDを
接地電圧（0V）とした時の電位差の負方向を正ととるも
のとする。この場合、Q11、Q12、Q13、Q14、Q15、Q16の
全てのFETは常に飽和領域にあるように設定される時
に、下記の式が成り立つ。
V1＝VSS1＋n1Vf V2＝Vref＋（VSS2−V1）−（n12−n2）Vf V3＝VIN−Vref＋（n12−n2）Vf＋V1−（n13−n3）Vf ＝VSS1＋（VIN−Vref） ＋［n1＋（n12−n2）−（n13−n3）］Vf 前述の式n1＋（n12−n2）＋（n13−n3）＝０から次の
関係を得る。
関係を得る。
V3＝VSS1＋（VIN−Vref） ここで入力信号が論理しきい値にある場合は、VINとV
refが等しいからV3とVSS1も等しくなる。
refが等しいからV3とVSS1も等しくなる。
以上のように、IC内部の内部論理回路に入力される出
力端子16の出力V3は全てのFET Q11からQ16が飽和領域
にある定電流特性を示す限り基準電圧VSS1に等しく、他
の要素は含まれない。従って、基準電圧VSS1が内部論理
回路のしきい値VLthに等しい電位のVSS1＝VLthである場
合、内部論理回路入力電圧は常にその入力論理しきい値
に等しく、電源電圧変動に対する耐性が向上する。
力端子16の出力V3は全てのFET Q11からQ16が飽和領域
にある定電流特性を示す限り基準電圧VSS1に等しく、他
の要素は含まれない。従って、基準電圧VSS1が内部論理
回路のしきい値VLthに等しい電位のVSS1＝VLthである場
合、内部論理回路入力電圧は常にその入力論理しきい値
に等しく、電源電圧変動に対する耐性が向上する。
さらに、参照信号入力VrefはFET Q1とQ2とから成る
レベル変換回路によってVref′へ変換される。ここでFE
T Q1とQ2とは、DCFL回路を構成するエンハンスメント
型駆動用FET及びディプレション型負荷FETとそのタイプ
及びサイズにおいて全く同型のものである。
レベル変換回路によってVref′へ変換される。ここでFE
T Q1とQ2とは、DCFL回路を構成するエンハンスメント
型駆動用FET及びディプレション型負荷FETとそのタイプ
及びサイズにおいて全く同型のものである。
これにより、各ダイオードの順方向電圧は相殺され
て、この回路の出力電位V3には影響しなくなり、出力電
位V3は入力信号をVIN,参照信号電位をVref,変換後の参
照信号電位をVref′として V3＝VSS1＋（VIN−Vref′） （４） で与えられる。一方、VrefとVref′との関係は２乗 近
似においては で与えられる。式（４）と（５），（２）とから以下が
成り立つ。
て、この回路の出力電位V3には影響しなくなり、出力電
位V3は入力信号をVIN,参照信号電位をVref,変換後の参
照信号電位をVref′として V3＝VSS1＋（VIN−Vref′） （４） で与えられる。一方、VrefとVref′との関係は２乗 近
似においては で与えられる。式（４）と（５），（２）とから以下が
成り立つ。
VLth′はDCFL回路の論理しきい値である。入力信号が
参照電圧に等しいときV3とVLth′とは等しくなる。すな
わち、電源電圧VSS1,FETパラメータVTE,BE,ID等の影響
を除去し、電源電圧変動，温度変動及び製造ばらつきの
影響を防止できる安定な入力回路が実現できる。
参照電圧に等しいときV3とVLth′とは等しくなる。すな
わち、電源電圧VSS1,FETパラメータVTE,BE,ID等の影響
を除去し、電源電圧変動，温度変動及び製造ばらつきの
影響を防止できる安定な入力回路が実現できる。
以下に本発明の実施例につき、図面を参照して説明す
る。第１図は本発明の第１実施例を示す回路図で、本発
明の基本的な構成を示す。
る。第１図は本発明の第１実施例を示す回路図で、本発
明の基本的な構成を示す。
本実施例は半導体基板上に電界効果トランジスタ及び
ダイオードを含んで形成され入力論理レベル変換回路10
aを有する入力回路を備えている。ここで、FET Q11お
よびQ12とn1個の第１のダイオードから第１の論理レベ
ル変換回路が構成され、FET Q13及びQ14とn2個の第２
のダイオードと、n12個の第３のダイオードとから第２
の論理レベル変換回路が構成され、FET Q15及びQ16
と、n3個の第４のダイオードと、n13個の第５のダイオ
ードとから第３の論理レベル変換回路が構成され、ゲー
トを参照信号入力に接続され、前記FET Q13のゲートに
ソースを接続されたエンハンスメント型FET Q2及び電
流源FETとして作用するディプレション型FET Q1とから
第４の論理レベル変換回路が構成されている。これら４
つのレベル変換回路は、並列に接続されて、DCFL回路９
に対する入力論理レベル変換回路10aを構成している。
ダイオードを含んで形成され入力論理レベル変換回路10
aを有する入力回路を備えている。ここで、FET Q11お
よびQ12とn1個の第１のダイオードから第１の論理レベ
ル変換回路が構成され、FET Q13及びQ14とn2個の第２
のダイオードと、n12個の第３のダイオードとから第２
の論理レベル変換回路が構成され、FET Q15及びQ16
と、n3個の第４のダイオードと、n13個の第５のダイオ
ードとから第３の論理レベル変換回路が構成され、ゲー
トを参照信号入力に接続され、前記FET Q13のゲートに
ソースを接続されたエンハンスメント型FET Q2及び電
流源FETとして作用するディプレション型FET Q1とから
第４の論理レベル変換回路が構成されている。これら４
つのレベル変換回路は、並列に接続されて、DCFL回路９
に対する入力論理レベル変換回路10aを構成している。
又、少なくともFET Q11とQ12,FET Q13とQ14,FET Q
15とQ16ならびにQ2とDCFL回路９内の駆動FET及びFET Q
1とDCFL回路９内の負荷FETの５組の対FETは各々、同一
のゲート長と同一のゲート幅を有し、かつ、同一能動層
で形成されており全く同一の電気特性を示すよう設定さ
れている。
15とQ16ならびにQ2とDCFL回路９内の駆動FET及びFET Q
1とDCFL回路９内の負荷FETの５組の対FETは各々、同一
のゲート長と同一のゲート幅を有し、かつ、同一能動層
で形成されており全く同一の電気特性を示すよう設定さ
れている。
さらに、第１ないし第５のダイオードは全て同一の順
方向電圧Vfを示すように設定される。通常、ダイオード
の能動層、各FETの能動層は同一プロセスで形成される
ため、前述のペア性を実現する事は容易である。更に各
ダイオードの個数は以下のように設定される。
方向電圧Vfを示すように設定される。通常、ダイオード
の能動層、各FETの能動層は同一プロセスで形成される
ため、前述のペア性を実現する事は容易である。更に各
ダイオードの個数は以下のように設定される。
n1＋（n12−n2）−（n13−n3）＝０ 本実施例の動作については、式（４）と式（５）とで
説明したように、 V3＝VSS1＋（VIN−Vref′） V3−VLth′＝VIN−Vref となる。
説明したように、 V3＝VSS1＋（VIN−Vref′） V3−VLth′＝VIN−Vref となる。
以上示したように、IC内部DCFL回路９に入力される出
力端子16の出力電位V3と入力論理しきい値VLth′との電
位差には全てのFET Q11〜Q16及びQ1,Q2が飽和領域にあ
り、定電流特性を示す限り、VSS1及びデバイスパラメー
タは含まれない。従って、DCFLへの入力電位はDCFL回路
の入力論理しきい値に直接関係するVSS1と完全に連動
し、VSS1電源変動に対する耐性が向上させることが可能
となった。
力端子16の出力電位V3と入力論理しきい値VLth′との電
位差には全てのFET Q11〜Q16及びQ1,Q2が飽和領域にあ
り、定電流特性を示す限り、VSS1及びデバイスパラメー
タは含まれない。従って、DCFLへの入力電位はDCFL回路
の入力論理しきい値に直接関係するVSS1と完全に連動
し、VSS1電源変動に対する耐性が向上させることが可能
となった。
又、DCFL入力電位とDCFL回路の入力論理しきい値との
電位差は常にVIN−Vrefに等しく、従ってデバイスパラ
メータその他の温度変動は除去することが可能となっ
た。
電位差は常にVIN−Vrefに等しく、従ってデバイスパラ
メータその他の温度変動は除去することが可能となっ
た。
第２図は本発明の第２実施例を示す回路図でECLレベ
ル互換性を実現するための入力回路を示したものであ
る。本実施例の入力論理レベル変換回路10bは、第１図
に示す第１実施例において、第１のダイオードをD11〜D
14のn1＝４個とし、第２のダイオードD21〜D23のn2＝３
個とし、第３のダイオードをD24のn12＝１個、第４のダ
イオードをD31のn3＝１個とし、第５のダイオードをD32
〜D34のn13＝３個としたものである。
ル互換性を実現するための入力回路を示したものであ
る。本実施例の入力論理レベル変換回路10bは、第１図
に示す第１実施例において、第１のダイオードをD11〜D
14のn1＝４個とし、第２のダイオードD21〜D23のn2＝３
個とし、第３のダイオードをD24のn12＝１個、第４のダ
イオードをD31のn3＝１個とし、第５のダイオードをD32
〜D34のn13＝３個としたものである。
この場合、通常使用される電源条件として、電位の負
方向を正ととると以下の条件が設定される。
方向を正ととると以下の条件が設定される。
VDD＝0,VSS1＝2V,VSS2＝5.2V Vref＝1.3V また、DCFL回路の入力論理しきい値は、 VSS1−VLth′＝0.15V、即ちVLth′＝1.85Vに設定されて
いる。この場合、 n1＝４ Δn2＝n12−n2＝１−３＝−２ Δn3＝n13−n3＝３−１＝２ Vref′＝Vref＋（VSS1−VLth′）＝1.3＋0.15＝1.45V 従って、各電位が計算できる。（VIN＝Vrefのとき） V1＝VSS1＋n1Vf＝２＋４×0.6＝4.4V V2＝Vref′＋（VSS2−V1）−Δn2Vf ＝Vref′＋（5.2−4.4）＋２×0.6＝3.45V V3＝VIN′＋（VSS2−V2）−Δn3Vf ＝1.3＋（5.2−3.45）−２×0.6＝1.85V 本実施例においてFET Q11〜Q16のしきい値電圧は−
0.2Vに設定され、全てのFETは飽和領域で動作する。ま
た第１及び第２の論理レベル変換回路は速度特性を必要
としないため、FET Q11,Q12,Q13及びQ14のゲート長をF
ET Q15及びQ16,Q1及びQ2とは別個に１〜２μｍ程度へ
拡げると短チャネル効果を防止でき、より定電流性が向
上する。
いる。この場合、 n1＝４ Δn2＝n12−n2＝１−３＝−２ Δn3＝n13−n3＝３−１＝２ Vref′＝Vref＋（VSS1−VLth′）＝1.3＋0.15＝1.45V 従って、各電位が計算できる。（VIN＝Vrefのとき） V1＝VSS1＋n1Vf＝２＋４×0.6＝4.4V V2＝Vref′＋（VSS2−V1）−Δn2Vf ＝Vref′＋（5.2−4.4）＋２×0.6＝3.45V V3＝VIN′＋（VSS2−V2）−Δn3Vf ＝1.3＋（5.2−3.45）−２×0.6＝1.85V 本実施例においてFET Q11〜Q16のしきい値電圧は−
0.2Vに設定され、全てのFETは飽和領域で動作する。ま
た第１及び第２の論理レベル変換回路は速度特性を必要
としないため、FET Q11,Q12,Q13及びQ14のゲート長をF
ET Q15及びQ16,Q1及びQ2とは別個に１〜２μｍ程度へ
拡げると短チャネル効果を防止でき、より定電流性が向
上する。
この場合、従来技術のVSS1変動許容幅と比較しさらに
±150mV程度VSS1変動許容幅を拡大でき、結局VSS1変動
に対しては±300mVと従来の２倍程度に許容幅を拡大で
きる。また、既に説明した通り温度特性製造ばらつき変
動は全て除去されている。
±150mV程度VSS1変動許容幅を拡大でき、結局VSS1変動
に対しては±300mVと従来の２倍程度に許容幅を拡大で
きる。また、既に説明した通り温度特性製造ばらつき変
動は全て除去されている。
第３図は本発明の第３実施例を示す回路図で、第１図
に示した第１実施例のより具体的な例を示す。本実施例
においては以下のように諸パラメータを設定している。
に示した第１実施例のより具体的な例を示す。本実施例
においては以下のように諸パラメータを設定している。
n1＝3,n2＝3,n12＝1,n3＝1,n13＝２ n1＋Δn2−Δn3＝３＋（−２）−１＝０ Vf＝0.55V,VSS1−VLth′＝1.85V VSS1＝2V,VSS2＝4.5V,Vref＝1.3V VIN＝Vrefのとき、各電位は、 Vref′＝Vref＋（VSS1−VLth′）＝1.45V V1＝２＋３×0.55＝3.65V V2＝Vref′＋（4.5−3.65）＋２×0.55＝3.4V V3＝1.3＋（4.5−3.4）−１×0.55＝1.85V 第２の実施例と同様、本実施例においてもVSS1の変動
許容幅を従来から更に±150mV程度以上拡大することが
できる。故に、VSS1に対する変動許容幅を±300mVと従
来２倍以上に拡大できさらに、温度変動，製造ばらつき
も完全に除去できる。
許容幅を従来から更に±150mV程度以上拡大することが
できる。故に、VSS1に対する変動許容幅を±300mVと従
来２倍以上に拡大できさらに、温度変動，製造ばらつき
も完全に除去できる。
なお、以上の実施例においては主としてECLレベル互
換条件下で説明したが、本発明はより一般的な条件下で
も同様に適用する事ができる。
換条件下で説明したが、本発明はより一般的な条件下で
も同様に適用する事ができる。
〔発明の効果〕 以上説明した様に、本発明は内部にDCFL回路を含む半
導体集積回路における入力回路において、FETとダイオ
ード群とから構成される論理レベル変換回路にVSS1電源
変動抑制手段を持たせ、かつダイオード群のダイオード
数に特定の制御を付加しさらに、論理レベル変動補償機
能を付加する事により、外部入力信号レベルと内部DCFL
回路の論理レベル整合における電源電圧許容幅を改善で
きる。更に、前記レベル整合性に対し温度変動及び製造
ばらつきによる変動を完全に除去できる。
導体集積回路における入力回路において、FETとダイオ
ード群とから構成される論理レベル変換回路にVSS1電源
変動抑制手段を持たせ、かつダイオード群のダイオード
数に特定の制御を付加しさらに、論理レベル変動補償機
能を付加する事により、外部入力信号レベルと内部DCFL
回路の論理レベル整合における電源電圧許容幅を改善で
きる。更に、前記レベル整合性に対し温度変動及び製造
ばらつきによる変動を完全に除去できる。
上記の効果は数Gbps程度の超高速領域において特に顕
著な効果をもたらす。
著な効果をもたらす。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は従来例を示す回路図であ
る。 1,11……電源（VDD）端子、2,12……電源（VSS1）端
子、3,13……電源（VSS2）端子、４……入力端子、５…
…変換出力端子、6,14,15,16……内部出力端子、７……
出力端子、９……DCFL回路、10,10a,10b,10c……入力論
理レベル変換回路、17……参照信号入力端子、18……外
部信号入力端子、D11〜D14,D21〜D24,D31〜D34……ダイ
オード、Q11〜Q16……電界効果トランジスタ、Q1……デ
ィプレション型電界効果トランジスタ、Q2……エンハン
スメント型電界効果トランジスタ。
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は従来例を示す回路図であ
る。 1,11……電源（VDD）端子、2,12……電源（VSS1）端
子、3,13……電源（VSS2）端子、４……入力端子、５…
…変換出力端子、6,14,15,16……内部出力端子、７……
出力端子、９……DCFL回路、10,10a,10b,10c……入力論
理レベル変換回路、17……参照信号入力端子、18……外
部信号入力端子、D11〜D14,D21〜D24,D31〜D34……ダイ
オード、Q11〜Q16……電界効果トランジスタ、Q1……デ
ィプレション型電界効果トランジスタ、Q2……エンハン
スメント型電界効果トランジスタ。
Claims (4)
- 【請求項１】ドレインが第１の電源端子に接続されゲー
トが第２の電源端子に接続された第１の電界効果トラン
ジスタと、ソース及びゲートが第３の電源端子に接続さ
れた第２の電界効果トランジスタと、前記第１の電界効
果トランジスタのソースと前記第２の電界効果トランジ
スタのドレインとの間に互いに順方向に直列に接続され
たn1個の第１のダイオード群と、ドレインが前記第１の
電源端子に接続されゲートが参照信号変換出力端子に接
続された第３の電界効果トランジスタと、ゲートが前記
第２の電界効果トランジスタのドレインに接続された第
４の電界効果トランジスタと、前記第３の電界効果トラ
ンジスタのソースと前記第４の電界効果トランジスタの
ドレインとの間に互いに順方向に直列に接続されたn2個
の第２のダイオード群と、前記第４の電界効果トランジ
スタのソースと前記第３の電源端子との間に互いに直列
に接続されたn12個の第３のダイオード群と、ドレイン
が前記第１の電源端子に接続されゲートが外部信号入力
端子に接続された第５の電界効果トランジスタと、ゲー
トが前記第４の電界効果トランジスタのドレインに接続
されドレインが内部出力端子に接続された第６の電界効
果トランジスタと、前記第５の電界効果トランジスタの
ソースと前記第６の電界効果トランジスタのドレインと
の間に互いに順方向に直列に接続されたn3個の第４のダ
イオード群と、前記第６の電界効果トランジスタのソー
スと前記第３の電源端子との間に互いに順方向に直列に
接続されたn13個の第５のダイオード群と、ドレインが
第１の電源端子に接続されゲートが参照信号入力端子に
接続されかつソースが参照信号変換出力端子に接続され
る第７の電界効果トランジスタ及びソースとゲートが第
３の電源端子に接続された第８の電界効果トランジスタ
から成る参照信号レベル変換回路とを含み、前記第１、
第２、第３、第４及び第５のダイオード個数間に n1＋（n12−n2）−（n13−n3）＝０ なる関係が成立することを特徴とする半導体集積回路。 - 【請求項２】前記第１と第２の電界効果トランジスタ、
前記第３と第４の電界効果トランジスタ、前記第５と第
６の電界効果トランジスタ、前記第７の電界効果トラン
ジスタと内部論理回路における駆動用トランジスタ及び
前記第８の電界効果トランジスタと内部論理回路におけ
る負荷トランジスタの５組の対をなす電界効果トランジ
スタはそれぞれ互いに同一ゲート長及び同一ゲート幅を
有しかつ同一しきい値電圧を有することを特徴とする請
求項１記載の半導体集積回路。 - 【請求項３】前記第１、第２及び第３の電源端子におけ
る電源電圧を各々、0V、−2V、−5.2Vと設定し、前記第
１、第２、第３、第４及び第５のダイオード個数をn1＝
４、n2＝３、n12＝１、n3＝１及びn13＝３と設定し、各
ダイオードの順方向電圧を0.5V〜0.6Vに設定したことを
特徴とする請求項１記載の半導体集積回路。 - 【請求項４】前記第１、第２及び第３の電源端子におけ
る電源電圧を各々、0V、−2V、−4.5Vと設定し、前記第
１、第２、第３、第４及び第５のダイオード個数をn1＝
３、n2＝３、n12＝１、n3＝１及びn13＝２と設定し、各
ダイオードの順方向電圧を0.5V〜0.6Vに設定したことを
特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306477A JP2621643B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306477A JP2621643B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04178015A JPH04178015A (ja) | 1992-06-25 |
| JP2621643B2 true JP2621643B2 (ja) | 1997-06-18 |
Family
ID=17957487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306477A Expired - Fee Related JP2621643B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621643B2 (ja) |
-
1990
- 1990-11-13 JP JP2306477A patent/JP2621643B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04178015A (ja) | 1992-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |