TWI390852B - 延遲電路 - Google Patents

延遲電路 Download PDF

Info

Publication number
TWI390852B
TWI390852B TW098139715A TW98139715A TWI390852B TW I390852 B TWI390852 B TW I390852B TW 098139715 A TW098139715 A TW 098139715A TW 98139715 A TW98139715 A TW 98139715A TW I390852 B TWI390852 B TW I390852B
Authority
TW
Taiwan
Prior art keywords
signal
circuit
control signal
delay circuit
input
Prior art date
Application number
TW098139715A
Other languages
English (en)
Other versions
TW201023521A (en
Inventor
Junya Okubo
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201023521A publication Critical patent/TW201023521A/zh
Application granted granted Critical
Publication of TWI390852B publication Critical patent/TWI390852B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H03K2005/00247—Layout of the delay element using circuits having two logic levels using counters

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Description

延遲電路
本發明係關於延遲電路。
許多雙倍資料速率(DDR,double data rate)記憶體之控制裝置，為了在資料選通信號(data strobe signal)之上升及下降邊緣皆獲得寫入及讀取資料，而藉由利用延遲鎖相迴路(DLL,delay locked loop)電路來調整資料與選通(strobe)之間的相位。為了補償輸入時脈與輸出資料之間的相位差異以及建立同步之目的，DLL電路亦併入記憶體。此一DLL電路之主要元件之其中一者為延遲電路。
例如，延遲電路被裝配成串聯連接之反相器串列。由於欲獲得之延遲較大，故需要大量反相器。再者，由於電路之製造差異或溫度、電壓等等之環境差異，即使在延遲為小之情況下，必須裝設夠多的反相器以獲得期望之延遲。這導致延遲電路之規模增加，從而使DLL電路中延遲電路之布局面積增加。DLL電路中之延遲電路之大比例布局面積為之議題乃於日本公開專利公報第2004-104748號等等中指出。
近來，隨著半導體電路之規模縮減，操作速度正在增加。另一方面，半導體電路包含之功能逐漸變得越來越多樣化，而並非所有功能皆變得更快速。固態硬碟(SSD,solid state drive)控制裝置為此類例子，且具有數GHz之頻寬的串列介面及具有數十到數百MHz之頻寬的快閃記憶體介面被裝設在半導體積體電路上。為了吸收串列介面與快閃記憶體介面之間的頻寬差異，SSD控制裝置之延遲電路之規模變得更大，此舉抑制控制裝置之更高積體化。快閃記憶體介面之主流正從單倍資料速率(SDR,single data rate)型變換成DDR型，因此需要延遲電路(如DLL)。如上所述，對於高速介面與低速介面之間所用的半導體電路(如SSD控制裝置)，需要具有小電路規模之延遲電路。
滿足上述問題點之技術揭露於日本公開專利公報第63-316918號。圖12顯示揭露於日本公開專利公報第63-316918號之延遲電路1。參考圖12，延遲電路1包含：輸入端子A、輸出端子B1到Bn、計數器CUNT1及CUNT2、反相器INV1到INV6、NAND電路NAND1及NAND2、OR電路OR1到ORn、及延遲正反器FF1到FFn。
將被輸入到輸入端子A之高位準資料輸入信號Din輸入至NAND電路NAND1、反相器INV3及INV6、延遲正反器FF1及計數器CUNT2。當資料輸入信號Din輸入到NAND電路NAND1時，由NAND電路NAND1及反相器INV1及INV2所形成之封閉迴路電路之振盪而產生時脈。將時脈輸入至計數器CUNT1並加以計數。在計數運作之前，計數器CUNT1之重設運作被來自反相器INV3之低位準信號取消。另一方面，藉由輸入至其重設端子的高位準信號，將計數器CUNT2設定成重設狀態。
計數器CUNT1在指定之預定時脈數目從輸出端子Q1輸出一信號。信號透過OR電路OR1被輸入至延遲正反器FF1之時脈輸入端子作為時脈信號CPI。為回應時脈信號CPI，延遲正反器FF1獲得資料輸入信號Din，儲存該信號，接著將其作為資料輸出信號D1out而輸出至輸出端子B1。
接著，假如資料輸入信號Din變成低位準，計數器CUNT2之重設運作被取消。再者，由於來自反相器INV6之高位準輸出信號，由NAND電路NAND2及反相器INV4及INV5所形成之封閉迴路電路之振盪而產生時脈。時脈輸入至計數器CUNT2並被計數。另一方面，來自反相器INV3之高位準信號輸入至計數器CUNT1之重設端子，計數器CUNT1被設定成重設狀態。
計數器CUNT2在與計數器CUNT1相同的預定時脈數目從其輸出端子輸出信號，信號透過OR電路OR1被輸入至延遲正反器FF1之時脈輸入端子作為時脈信號CPI。為回應時脈信號CPI，延遲正反器FF1獲得低位準資料輸入信號Din，儲存該信號，接著將其作為資料輸出信號D1out而輸出至輸出端子B1。依相同方式，延遲信號能被分別輸出至其它輸出端子B2到Bn作為資料輸出信號D2out到Dnout。
如上所述，藉由結合封閉迴路電路之振盪及計數器，與僅由反相器組成之延遲電路相比，揭露於日本公開專利公報第63-316918號之延遲電路1可利用較小電路規模產生較大延遲。
然而，在上述延遲電路1中，在輸入資料信號之上升邊緣及下降邊緣之間，運作中的封閉迴路電路及計數器必須不同。因此，需要兩組封閉迴路電路及計數器，因此仍然有大電路規模之問題。
本發明之實施例之實施樣態為為一種延遲電路，其包含環式振盪器及控制電路，該控制電路包含：邊緣偵測器，其為回應輸入信號之上升邊緣或下降邊緣而輸出第一控制信號；及計數器，其計算從環式振盪器輸出之輸出脈衝信號的脈衝數目，並在達到預定計數值時輸出第二控制信號，其中該控制電路執行控制，以使環式振盪器為回應第一控制信號而振盪，以及為回應第二控制信號而將輸入信號輸出。
在依據本發明之實施例之實施樣態的延遲電路中，環式振盪器在由邊緣偵測器所偵測的輸入信號之上升邊緣及下降邊緣振盪。再者，延遲電路可依據由計數器所計算之環式振盪器之輸出脈衝的預定數目來延遲輸入信號。上述消除對於輸入信號之上升邊緣及下降邊緣需要不同封閉迴路電路之需求，從而避免電路規模增加。
依據本發明之實施例之實施樣態之延遲電路能抑制電路規模之增加。
 [第一例示性實施例]
以下將參考圖式詳細說明本發明之第一例示性實施例。在第一例示性實施例中，係將本發明應用於記憶體介面之延遲電路。圖1顯示依據第一例示性實施例之延遲電路100之構造的例子。參考圖1，延遲電路100包含：輸入端子DQS in、輸出端子DQS out、計數值設定端子CNT、延遲量設定端子DA、環式振盪器120及控制電路140。控制電路140包含邊緣偵測器110、計數器130及正反器FF 141。輸入至輸入端子DQS in之信號稱為資料選通信號DQS in，而從輸出端子DQS out輸出之信號稱為資料選通信號DQS out。
輸入端子DQS in為具有例如數十到數百MHz頻率之頻寬的資料選通信號DQS in輸入的端子。
輸出端子DQS out為具有例如數十到數百MHz頻率之頻寬的資料選通信號DQS out輸出的端子。藉由加入期望延遲至延遲電路100中的資料選通信號DQS in來產生資料選通信號DQS out。
邊緣偵測器110偵測輸入訊號DQS in之上升及下降邊緣並輸出一控制信號EDGE。以下將參考圖式詳細說明邊緣偵測器110之構造。圖2顯示邊緣偵測器110之構造之範例。參考圖2，邊緣偵測器110包含：輸入端子DIN110、輸出端子DOUT110、反相器INV111及INV112、及互斥OR電路XOR111。資料選通信號DQS in輸入至輸入端子DIN110。反相器INV111之輸入端子連接至輸入端子DIN110。反相器INV112之輸入端子連接至反相器INV111之輸出端子。互斥OR電路XOR111之一輸入端子連接至輸入端子DIN110，另一輸入端子連接至反相器INV112之輸出端子，而互斥OR電路XOR111之輸出端子連接至輸出端子DOUT110。
如圖2所示，反相器INV111及INV112串聯連接並形成反相器串列。反相器串列加入預定延遲至輸入資料選通信號DQS in並輸出延遲信號。因此，互斥OR電路XOR111輸出具有與含有來自反相器串列之延遲的輸出信號與資料選通信號DQS in之間的延遲差異相當之寬度的脈衝信號。脈衝信號在資料選通信號DQS in之上升邊緣及下降邊緣皆輸出至輸入端子DIN110。輸出端子DOUT110將從互斥OR電路XOR111輸出的脈衝信號輸出作為控制信號EDGE(第一控制信號)。形成反向器串列之反相器數目不受限於二，且其可為複數，只要其為偶數。控制信號EDGE之脈衝寬度可由偶數個反相器來調整。
假如來自邊緣偵測器110之控制信號EDGE輸入至計數器130之重設端子RIN，則取消重設狀態，且計數器130開始計數。具體而言，假如控制信號EDGE之上升邊緣被輸入，則計數器130將計數值重設為『0』，在下降邊緣取消重設並開始計數。同時，計數器130輸出低位準控制信號STOP。假如重設狀態取消，則計數器130計算來自環式振盪器120之時脈信號CLOCK直到預定值。具體而言，計數器130計數時脈信號CLOCK之上升邊緣。在計數器130中，計數之上限N(N為正整數)乃依據輸入至設定端子N之設定信號(第二設定信號)來設定。當計數值達到上限N時，計數器130輸出高位準控制信號STOP(第二控制信號)。從計數器130輸出之控制信號STOP輸入至正反器FF141之時脈輸入端子。計數器130之設定端子N連接至計數值設定端子CNT，且來自計數值設定端子CNT之設定信號N被輸入至設定端子N。
正反器FF141之資料輸入端子D連接至輸入端子DQS in，而正反器FF141之資料輸出端子Q連接至輸出端子DQS out。再者，來自計數器130之控制信號STOP輸入至正反器FF141之時脈輸入端子。為回應控制信號STOP之上升邊緣，正反器FF141鎖住輸入至資料輸入端子D之資料，並將其輸出至資料輸出端子Q。
取代正反器FF141，控制電路140可包含由高通(high-through)閂鎖電路HL141與低通(low-through)閂鎖電路LL141所組成之電路，如圖3所示。在此情況下，高通閂鎖電路HL141之資料輸入端子D連接至輸入端子DQS in，而高通閂鎖電路HL141之資料輸出端子Q連接至低通閂鎖電路LL141之資料輸入端子D。低通閂鎖電路LL141之資料輸入端子D連接至高通閂鎖電路HL141之資料輸出端子Q，而低通閂鎖電路LL141之資料輸出端子Q連接至輸出端子DQS out。再者，控制信號STOP輸入至高通閂鎖電路HL141之控制端子G及低通閂鎖電路LL141之控制端子GB。利用圖3之電路構造，取代正反器FF141，控制電路140同樣可執行信號處理。
環式振盪器120包含反相器INV121、NAND電路NAND121及基本延遲電路121。以下參考圖式詳細說明基本延遲電路121之電路構造。假設依據第一例示性實施例之延遲電路100為信號延遲量為可控制的可變延遲電路。可以類比或數位之方式設定延遲量。圖4顯示在延遲電路100為數位電路之情況下基本延遲電路121之構造。參考圖4，基本延遲電路121包含：輸入端子DIN121、輸出端子DOUT121、延遲量控制端子DAIN121、反相器INVD1至INVDm(m為二以上之偶數)、及多工器MUXD121。反相器INVD1至INVDm在輸入端子DIN121與多工器MUXD121之間串聯連接。反相器INVD1之輸入端子連接至輸入端子DIN121，而反相器INVDm之輸出端子連接至多工器MUXD121之一輸入端子。輸入至輸入端子DIN121之信號透過反相器INVD1至INVDm帶著延遲而被傳送。
多工器MUXD121(選擇器)包含複數之輸入端子及選擇控制端子。多工器MUXD121之各個輸入端子連接至輸入端子DIN121及反相器INVD2、INVD4、INVD6、...、INVDm-2及INVDm之各個輸出端子。因此，相對於輸入至輸入端子DIN121之信號被順次延遲的延遲信號分別輸入至多工器MUXD121之複數之輸入端子。
多工器MUXD121依據輸入至選擇控制端子之數位信號(第一設定信號)之值來選擇輸入至複數之輸入端子之信號的其中一者，並輸出所選擇之信號。選擇控制端子連接至延遲量控制端子DAIN121。延遲量控制端子DAIN121更連接至延遲量設定端子DA。因此，由基本延遲電路121給予信號之延遲量乃依據輸入至延遲量設定端子DA之數位信號來決定。
圖5顯示在延遲電路為類比電路之情況下基本延遲電路121之構造。參考圖5，基本延遲電路121包含：輸入端子DIN121、輸出端子DOUT121、延遲量控制端子DAIN121、反相器INVA1到INVAm(m為二以上之偶數)、及調節器REGA121。反相器INVA1至INVAm在輸入端子DIN121與輸出端子DOUT121之間串聯連接。反相器INVA1之輸入端子連接至輸入端子DIN121，而反相器INVAm之輸出端子連接至輸出端子DOUT121。輸入至輸入端子DIN121之信號透過反相器INVA1至INVAm帶著延遲傳播。反相器INVA1至INVAm之電源電壓為由調節器REGA121供給之電壓AVDD。
調節器REGA121為可變電壓調節器並將對應至來自延遲量控制端子DAIN121之類比信號的電壓AVDD供給至反相器INVA1到INVAm。藉由控制電壓AVDD之值，可控制透過反相器INVA1到INVAm傳播之信號延遲量。例如，假如電壓AVDD之值為高，則透過反相器INVA1到INVAm傳播之信號延遲為小。相反地，假如電壓AVDD之值為低，則透過反相器INVA1到INVAm傳播之信號延遲為大。延遲量控制端子DAIN121更連接至延遲量設定端子DA。因此，透過反相器INVA1到INVAm傳播之信號延遲量乃藉由輸入至延遲量設定端子DA的類比信號(第一設定信號)來決定。
反相器INV121由其輸入端子接收控制信號STOP並輸出控制信號STOP之反相信號至NAND電路NAND121之一輸入端子。NAND電路NAND121之一輸入端子連接至反相器INV121之輸出端子，另一輸入端子連接至基本延遲電路121之輸出端子DOUT121，且NAND電路NAND121之輸出端子連接至基本延遲電路121之輸入端子DIN121。
假如控制信號STOP為低位準，則反相器INV121輸出高位準，其為一反相信號。因此，NAND電路NAND121將輸入至另一輸入端子之信號的反相信號輸出至基本延遲電路121。來自基本延遲電路121之輸出信號輸入至NAND電路NAND121之另一輸入端子。因此，NAND電路NAND121及基本延遲電路121形成封閉迴路電路，並開始振盪。藉由振盪，連續的脈衝信號從基本延遲電路121輸出。脈衝信號以下稱為時脈信號CLOCK。從基本延遲電路121輸出之時脈信號CLOCK之振動頻率可依據從延遲量設定端子DA輸入之延遲設定量來調整或控制。
另一方面，假如控制信號STOP為高位準，則反相器INV121輸出低位準至NAND電路NAND121。因此，不論來自基本延遲電路121之輸出為高位準或低位準，NAND電路NAND121僅輸出高位準信號至基本延遲電路121。因此，由基本延遲電路121及NAND電路NAND121形成之封閉迴路電路並不振盪。因此，基本延遲電路121並不輸出上述時脈信號CLOCK且保持信號輸出為高位準。
以下將參照圖式詳細說明具有上述構造之延遲電路100之運作。假設計數器130依據來自計數值設定端子CNT之設定信號計數『4』時脈。圖6顯示延遲電路100之運作的時序圖。首先，在時刻t1，資料選通信號DQS in從低位準上升至高位準。為回應上述，邊緣偵測器110輸出具有已知脈衝寬度之控制信號EDGE至計數器130之重設端子RIN。為回應控制信號EDGE，計數器130使控制信號STOP從高位準(第一狀態值)下降至低位準(第二狀態值)。
當控制信號EDGE被輸入，計數器130開始計數。再者，環式振盪器120開始振盪並輸出時脈信號CLOCK。時脈信號CLOCK從時刻t1起在時脈信號CLOCK之約半週期Td1之後從環式振盪器120輸出。
接著，在時刻t2，計數器130已計算時脈信號CLOCK之上升邊緣四次，並使控制信號STOP從低位準上升至高位準。為回應上升邊緣，正反器FF141鎖住並輸出資料選通信號DQS in。資料選通信號DQS out從而上升至高位準。同時，高位準控制信號STOP輸入至環式振盪器120。因此，環式振盪器120停止振盪並終止輸出時脈信號CLOCK。從時刻t1到t2之期間Td相當於藉由將時脈信號CLOCK之半週期Td1兩倍的數值(2Td1)乘上來自計數值設定端子CNT之設定信號之數值N(在此例子中N=4)所得到的數值。因此，Td=(2Td1)×N(N為正整數)。
接著，在時刻t3，資料選通信號DQS in從高位準下降至低位準。為回應上述，邊緣偵測器110輸出具有已知脈衝寬度之控制信號EDGE至計數器130之重設端子RIN。為回應控制信號EDGE，計數器130使控制信號STOP從高位準下降至低位準。當低位準控制信號EDGE被輸入時，環式振盪器120再次開始振盪並輸出時脈信號CLOCK。時脈信號CLOCK從時刻t3起在時脈信號CLOCK之約半週期Td1之後從環式振盪器120輸出
之後，在時刻t4，計數器130已計算時脈信號CLOCK之上升邊緣四次，並使控制信號STOP從低位準上升至高位準。為回應上升邊緣，正反器FF141鎖住並輸出資料選通信號DQS in。資料選通信號DQS out從而下降至低位準。從時刻t3到t4之期間相當於由時脈信號CLOCK之半週期Td1兩倍的數值(2Td1)乘上來自計數值設定端子CNT之設定信號之數值N所得到的數值。因此，Td=(2Td1)×N，如同從時刻t1到t2之期間。因此，相對於信號DQS in，資料選通信號DQS out具有期間(2Td1)×N之延遲。在時刻t4，高位準控制信號STOP輸入至環式振盪器120。因此，環式振盪器120停止振盪並終止輸出時脈信號CLOCK。
依據日本公開專利公報第63-316918號之延遲電路1(其為先前技術)包含用於輸入信號之上升邊緣(NAND1、INV1到INV3及CUNT1)及下降邊緣(NAND2、INV4到INV6及CUNT2)之延遲產生電路之兩系統，其交替運作。當一延遲產生電路運作時，另一延遲產生電路為用於下一信號處理之準備狀態。具有上述構造之延遲電路1有下列問題。首先，因為延遲電路1包含用於上升邊緣及下降邊緣之兩延遲產生電路，所以電路規模大。再者，輸出信號容易受到兩延遲產生電路之元件製造差異的影響。具體而言，輸出信號容易受到輸入信號之上升邊緣與下降邊緣之間之相對誤差的影響，其導致輸出信號之上升邊緣及下降邊緣之間的延遲差異，即，輸出信號之能率比(duty ratio)之劣化。此外，因為用來作為任何一延遲產生電路之環式振盪器的封閉迴路電路總是振盪，固電力耗損高。
另一方面，在依據第一例示性實施例之延遲電路100中，邊緣偵測器110偵測輸入信號(資料選通信號DQS in)之上升邊緣及下降邊緣。偵測結果觸發計數器130之計數及環式振盪器120之振盪。再者，當來自環式振盪器120之時脈信號達到預定值時，計數器130輸出控制信號STOP。為回應控制信號STOP，環式振盪器120停止振盪且自動進入下一運作之準備狀態。
如上所述，延遲電路100僅利用用於上升邊緣及下降邊緣之延遲產生電路之一系統實現與延遲電路1相同之運作。因此能夠抑制電路規模之增加，其為延遲電路1之問題。再者，延遲電路100不受到由使用兩系統之延遲產生電路而導致的元件製造差異之影響。此外，延遲電路100在使輸入信號(資料選通信號DQS in)之上升邊緣及下降邊緣延遲一指定預定長度之期間後，停止環式振盪器120之振盪。從而能降低電力消耗及使電路之電力消耗較低。
[第二例示性實施例]
以下將參考圖式詳細說明本發明之第二例示性實施例。在第二例示性實施例中，如同第一例示性實施例，本發明適用於記憶體介面之延遲電路。圖7顯示依據第二例示性實施例之延遲電路200之構造的例子。參考圖7，延遲電路200包含：輸入端子DQS in、輸出端子DQS out、計數值設定端子CNT、延遲量設定端子DA、環式振盪器120及控制電路150。控制電路150包含邊緣偵測器110、計數器130、正反器FF 151、閂鎖電路SRL151及反相器INV151。在圖7中，與圖1中標示相同參考符號之元件具有與圖1之等效設計相同或類似的構造。第二例示性實施例與第一例示性實施例之不同點在於控制電路150之構造、計數器130之一部分功能及元件之間之連結。在第二例示性實施例中，主要說明差異。
圖8顯示閂鎖電路SRL151之電路構造。參考圖8，閂鎖電路SRL151包含設定端子S、重設端子R、輸出端子Q、反相器INV152及INV153、及NAND電路NAND151及NAND152。
來自邊緣偵測器110之控制信號EDGE輸入至設定端子S。來自計數器130之控制信號STOP輸入至重設端子R。反相器INV152之輸入端子連接至設定端子S，而反相器INV152之輸出端子連接至NAND電路NAND151之一輸入端子。反相器INV153之輸入端子連接至重設端子R，而反相器INV153之輸出端子連接至NAND電路NAND152之一輸入端子。NAND電路NAND151之一輸入端子連接至反相器INV152之輸出端子，另一輸入端子連接至NAND電路NAND152之輸出端子，而NAND電路NAND151之輸出端子連接至輸出端子Q。NAND電路NAND152之一輸入端子連接至反相器INV153之輸出端子，另一輸入端子連接至輸出端子Q，而NAND電路NAND152之輸出端子連接至NAND電路NAND151之另一輸入端子。
閂鎖電路SRL151(控制信號產生電路)為RS閂鎖電路。輸出端子Q輸出閂鎖電路SRL151之狀態值(輸出信號位準)。閂鎖電路SRL151依據輸入至設定端子S及重設端子R之信號(輸入信號位準)的值來控制狀態值。具體而言，當高位準脈衝信號輸入至設定端子S時，閂鎖電路SRL151將狀態值設定為高位準。另一方面，當高位準脈衝信號輸入至重設端子R時，閂鎖電路SRL151將狀態值設定為低位準。假如相同位準之信號輸入至設定端子S及重設端子R，則設定端子S之位準優先輸出。
在正反器FF151中，資料輸入端子D連接至輸入端子DQS in，資料輸出端子Q連接至輸出端子DQS out，而時脈輸入端子連接至反相器INV151之輸出端子。
在反相器INV151中，輸入端子連接至閂鎖電路SRL151之輸出端子Q，而輸出端子連接至正反器FF151之時脈輸入端子、計數器130之重設端子RIN及環式振盪器120之反相器INV121。從反相器INV151輸出之信號稱為控制信號RESET(第三控制信號)。
當低位準信號輸入至重設端子RIN時，計數器130計數輸入至時脈輸入端子之時脈信號。如同第一例示性實施例，在計數器130中，依據輸入至設定端子N之設定信號(其為來自計數值設定端子CNT之設定信號)來設定計數值之上限N。當計數值達到上限N時，計數器130輸出具有已知脈衝寬度之脈衝信號作為控制信號STOP。控制信號STOP輸入至閂鎖電路SRL151之重設端子R。再者，環式振盪器120之反相器INV121之輸入端子連接至控制電路150之反相器INV151之輸出端子。其他元件與第一例示性實施例中者相同，因此不做過多說明。
以下將參考圖式詳細說明具有上述構造之延遲電路200之運作。假設計數器130依據來自計數值設定端子CNT之設定信號計數『4』時脈。圖9顯示延遲電路200之運作的時序圖。首先，在時刻t1，資料選通信號DQS in從低位準上升至高位準。為回應上述，邊緣偵測器110輸出具有已知脈衝寬度之控制信號EDGE至閂鎖電路SRL151之設定端子S。為回應控制信號EDGE，閂鎖電路SRL151使從輸出端子Q輸出之信號從低位準上升至高位準。反相器INV151將從閂鎖電路SRL151輸出之信號相位反相並輸出低位準控制信號RESET至正反器FF151、計數器130及環式振盪器120。
當低位準控制信號RESET被輸入時，計數器130開始計數。再者，環式振盪器120開始振盪並輸出時脈信號CLOCK。時脈信號CLOCK從時刻t1起在時脈信號CLOCK之約半週期Td1之後從環式振盪器120輸出，其與第一例示性實施例相同。
接著，在時刻t2，計數器130已計算時脈信號CLOCK之上升邊緣四次，接著輸出具有已知脈衝寬度之控制信號STOP，閂鎖電路SRL151使從輸出端子Q輸出之信號從高位準下降至低位準。反相器INV151使控制信號RESET從低位準上升至高位準，俾能將從輸出端子Q輸出之信號相位反相。控制信號RESET輸出至正反器FF151、計數器130及環式振盪器120。因為控制信號RESET從低位準上升至高位準，控制電路150之正反器FF151鎖住並輸出資料選通信號DQS in。資料選通信號DQS out從而上升至高位準。再者，計數器停止計數。此外，環式振盪器120停止振盪並終止輸出時脈信號CLOCK。
從時刻t1到t2之期間Td相當於藉由將時脈信號CLOCK之半週期Td1兩倍的數值(2Td1)乘上來自計數值設定端子CNT之設定信號之數值N(在此例子中N=4)所得到的數值，其與第一例示性實施例相同。因此，Td=(2Td1)×N(N為正整數)。
接著，在時刻t3，資料選通信號DQS in從高位準下降至低位準。為回應上述，邊緣偵測器110輸出具有已知脈衝寬度之控制信號EDGE至閂鎖電路SRL151之設定端子S。為回應控制信號EDGE，閂鎖電路SRL151使從輸出端子Q輸出之信號從低位準上升至高位準。反相器INV151將從閂鎖電路SRL151輸出之信號相位反相並輸出低位準控制信號RESET至正反器FF151、計數器130及環式振盪器120。
當低位準控制信號RESET被輸入時，計數器130再次開始計數。再者，環式振盪器120再次開始振盪並輸出時脈信號CLOCK。
之後，在時刻t4，計數器130已計算時脈信號CLOCK之上升邊緣四次，接著輸出具有已知脈衝寬度之控制信號STOP。為回應控制信號STOP，閂鎖電路SRL151使從輸出端子Q輸出之信號從高位準下降至低位準。反相器INV151使控制信號RESET從低位準上升至高位準，俾能將從輸出端子Q輸出之信號相位反相。控制信號RESET輸出至正反器FF151、計數器130及環式振盪器120。因為控制信號RESET從低位準上升至高位準，控制電路150之正反器FF151鎖住並輸出資料選通信號DQS in。資料選通信號DQS out從而下降至低位準。再者，計數器130停止計數。此外，環式振盪器120停止振盪並終止輸出時脈信號CLOCK。從時刻t3到t4之期間，相當於由時脈信號CLOCK之半週期Td1兩倍的數值(2Td1)乘上來自計數值設定端子CNT之設定信號之數值N所得到的數值。因此，Td=(2Td1)×N，如同從時刻t1到t2之期間。因此，相對於信號DQS in，資料選通信號DQS out具有期間(2Td1)×N之延遲。
在具有上述構造之延遲電路200中，輸入至計數器130之重設端子RIN的脈衝寬度可大於在依據第一例示性實施例之延遲電路100中者。上述具有使包含計數器130之延遲電路200之電路設計較容易之優點。
[第三例示性實施例]
以下將參考圖式詳細說明本發明之第三例示性實施例。在第三例示性實施例中，如同第一例示性實施例，本發明適用於記憶體介面之延遲電路。圖10顯示依據第三例示性實施例之延遲電路300之構造的例子。參考圖10，延遲電路300包含：輸入端子DQS in、輸出端子DQS out、計數值設定端子CNT、延遲量設定端子DA、環式振盪器160及控制電路170。控制電路170包含邊緣偵測器110、計數器130、及高通閂鎖電路HL171。在圖10中，與圖1中標示相同參考符號之元件具有與圖1之等效設計相同或類似的構造。第三例示性實施例與第一例示性實施例之不同點在於環式振盪器160及控制電路170之構造及元件之間之連結。在第三例示性實施例中，主要說明差異。
參考圖10，環式振盪器160包含：基本延遲電路121、多工器MUX161、反相器INV161、及互斥OR電路XOR161。多工器MUX161之一資料輸入端子連接至反相器INV161，另一資料端子連接至輸入端子DQS in，而多工器MUX161之資料輸出端子連接至節點A。多工器MUXD161依據來自計數器130之控制信號STOP之數值來選擇兩資料輸入端子之其中一者之信號，並輸出所選擇之信號至節點A。具體而言，當控制信號STOP為低位準時，多工器MUX161選擇一資料輸入端子之信號，當控制信號STOP為高位準時，其選擇另一資料輸入端子之信號，並輸出所選擇之信號至節點A。
反相器INV161之輸入端子連接至基本延遲電路121之輸出端子DOUT121，而反相器INV161之輸出端子連接至多工器MUX161之一資料輸入端子。基本延遲電路121具有與第一例示性實施例相同的電路構造。然而，輸出端子DOUT121連接至反相器INV161之輸入端子及高通閂鎖電路HL171之資料輸入端子D。再者，輸入端子DIN121連接至節點A。
因此，當控制信號STOP為低位準時，反相器INV161及基本延遲電路121形成封閉迴路電路，並開始振盪。藉由振盪而從基本延遲電路121之輸出端子DOUT121輸出之脈衝信號稱為ROSCOUT。另一方面，當控制信號STOP為高位準時，資料選通信號DQS in被輸入，預定之延遲被加入其中，且延遲之信號輸出至高通閂鎖電路HL171。
互斥OR電路XOR161之一輸入端子連接至節點A，另一輸入端子連接至輸出端子DQS out，而互斥OR電路XOR161之輸出端子連接至計數器130之時脈輸入端子。因此，互斥OR電路XOR161依據輸出端子DQS out之位準不將節點A之信號(其為輸入製基本延遲電路121之前的信號)反相或將之反相，並輸出該信號。具體而言，當輸出信號DQS out為低位準時，互斥OR電路XOR161輸出節點A之信號的非反相信號。另一方面，當輸出信號DQS out為高位準時，互斥OR電路XOR161輸出節點A之信號的反相信號。從互斥OR電路XOR161之輸出端子輸出的脈衝信號稱為時脈信號CLOCK。
高通閂鎖電路HL171之資料輸出端子D連接至基本延遲電路121之輸出端子DOUT121，而高通閂鎖電路HL171之資料輸出端子Q連接至輸出端子DQS out。再者，來自計數器130之控制信號STOP輸入至高通閂鎖電路HL171之控制端子G。其他元件與第一例示性實施例中者相同，因此不做過多說明。
以下將參考圖式詳細說明具有上述構造之延遲電路300之運作。假設計數器130依據來自計數值設定端子CNT之設定信號計數『4』時脈。圖11顯示延遲電路300之運作的時序圖。
首先，在時刻t1，資料選通信號DQS in從低位準上升至高位準。為回應上述，邊緣偵測器110輸出具有已知脈衝寬度之控制信號EDGE至計數器130之重設端子RIN。當控制信號EDGE被輸入時，計數器130重設計數值，接著開始計數。再者，計數器130使控制信號STOP從高位準下降至低位準。
為回應低位準控制信號STOP，環式振盪器160之多工器MUXD161選擇來自反相器INV161之信號並將其輸出至節點A。反相器INV161及基本延遲電路121從而形成封閉迴路電路，並開始振盪。藉由振盪，脈衝信號ROSCOUT從基本延遲電路121輸出。脈衝信號ROSCOUT係透過反相器INV161由多工器MUX161輸出至節點A。再者，脈衝信號ROSCOUT輸入至高通閂鎖電路HL171之資料輸入端子D。由於輸入至控制端子G之控制信號STOP位低位準，高通閂鎖電路HL171維持低位準輸出。因此，脈衝信號ROSCOUT不輸出至輸出端子DQS out。在從時刻t1起之脈衝信號ROSCOUT之約半週期Td1以後，脈衝信號ROSCOUT從環式振盪器160輸出。
此時，將來自高通閂鎖電路HL171之低位準信號輸入至互斥OR電路XOR161之另一輸入端子。因此，輸入至互斥OR電路XOR161之一輸入端子的節點A之信號的非反相(正相)信號從環式震盪器160輸出作為時脈信號CLOCK。時脈信號CLOCK輸入至計數器130之時脈輸入端子。然而，在時刻1輸入之時脈信號CLOCK之上升邊緣，在取消重設之前到達計數器130，因此不被計數。
接著，在時刻t2，計數器130已計算時脈信號CLOCK之上升邊緣四次，接著控制信號STOP從低位準上升至高位準。高位準控制信號STOP輸入至多工器MUX161之控制端子及高通閂鎖電路HL171之控制端子G。因此，多工器MUX161選擇來自輸入端子DQS in之信號並將其輸出至節點A。此時，上述封閉迴路電路停止形成，且振盪停止。因此，基本延遲電路121及高通閂鎖電路HL171皆用來作為通過電路(through circuit)。從輸入端子DQS in輸入之高位準信號被基本延遲電路121延遲並加以輸出(以下，該信號稱為通過信號(through signal))。延遲時間約為脈衝信號ROSCOUT之脈衝頻率之半週期Td1。在從時刻t2起Td1期間以後的時刻為時刻t3。在時刻t3，高通閂鎖電路HL171將輸入至資料輸入端子D之高位準通過信號輸出，資料選通信號DQS out從而上升至高位準。
從時刻t1到t3之期間Td為Td=Td1×(2(N+1))(N為正整數)，其中Td1為時脈信號CLOCK之半週期，而N為來自計數值設定端子CNT之設定信號的數值。
接著，在時刻t4，資料選通信號DQS in從高位準下降至低位準。為回應上述，邊緣偵測器110輸出具有已知脈衝寬度之控制信號EDGE至計數器130之重設端子RIN。當控制信號EDGE被輸入時，計數器130開始計算且同時使控制信號STOP從高位準下降至低位準，如同在時刻1。
為回應低位準控制信號STOP，環式振盪器160之多工器MUXD161選擇來自反相器INV161之信號，並將其輸出至基本延遲電路121。反相器INV161及基本延遲電路121從而再次形成封閉迴路電路，並重新開始振盪。藉由振盪，脈衝信號ROSCOUT從基本延遲電路121輸出。脈衝信號ROSCOUT係透過反相器INV161由多工器MUX161輸出至節點A。
此時，高通閂鎖電路HL171輸出高位準資料選通信號DQS out。將高位準信號輸入至互斥OR電路XOR161之另一輸入端子。因此，在輸入至互斥OR電路XOR161之一輸入端子的節點A處之信號的反相(負相)信號從環式振盪器160輸出作為時脈信號CLOCK。在從時刻t4起的脈衝信號ROSCOUT之脈衝頻率之約半週期Td1後，脈衝信號ROSCOUT從環式振盪器120輸出。
之後，在時刻t5，計數器130已計算時脈信號CLOCK之上升邊緣四次，並使控制信號STOP從低位準上升至高位準。高位準控制信號STOP輸入至多工器MUX161之控制端子及高通閂鎖電路HL171之控制端子G。因此，多工器MUX161選擇來自輸入端子DQS in之信號並將其輸出至節點A。上述封閉迴路電路從而停止形成，且振盪停止。因此，基本延遲電路121及高通閂鎖電路HL171皆再次用來作為通過電路(through circuit)。從輸入端子DQS in輸入之低位準信號被基本延遲電路121延遲及輸出，延遲時間約為脈衝信號ROSCOUT之脈衝頻率之半週期Td1。在從時刻t5起Td1期間以後的時刻為時刻t6。在時刻t6，高通閂鎖電路HL171將輸入至資料輸入端子D之低位準通過信號輸出。資料選通信號DQS out從而下降至低位準。從時刻t4到t6之期間為Td=Td1×(2(N+1))，如同從時刻t1到t3之期間。如上所述，相對於信號DQS in，資料選通信號DQS out具有期間Td1×(2(N+1))之延遲。
與依據第一例示性實施例之延遲電路100相比，在具有上述構造之延遲電路300中，可將包含於從輸入端子DQS in到輸出端子DQS out之傳播延遲中的基本延遲電路121以外之延遲(即延遲電路300之內在延遲)最小化。
習知技藝者可依期望結合第一到第三例示性實施例。
雖然本發明已參照數個例示性實施例說明，熟悉本技藝者將認定本發明能利用在附加的申請專利範圍之精神及範疇內的各種變化來實行，且本發明不受限於以上說明之例子。
再者，申請專利範圍之範疇不受限於以上說明之例示性實施例。
再者，應注意，申請人之意圖為包含所有申請專利範圍元件的等效設計，即使後來於審查期間經過修正亦然。
100．．．延遲電路
110．．．邊緣偵測器
120．．．環式振盪器
121．．．基本延遲電路
130．．．計數器
140．．．控制電路
150．．．控制電路
160．．．環式振盪器
170．．．控制電路
200．．．延遲電路
300．．．延遲電路
上述及其他實施樣態、優點及特徵將經由下列實施例及參考附圖加以說明而更顯清楚，其中：
圖1顯示依據第一例示性實施例之延遲電路的方塊構造；
圖2顯示依據第一例示性實施例之邊緣偵測器的構造；
圖3顯示依據第一例示性實施例之控制電路之正反器的替代電路構造範例；
圖4顯示依據第一例示性實施例之數位控制環式振盪器之構造範例；
圖5顯示依據第一例示性實施例之類比控制環式振盪器之構造範例；
圖6為顯示依據第一例示性實施例之延遲電路之運作的時序圖；
圖7顯示依據第二例示性實施例之延遲電路的方塊構造；
圖8顯示依據第二例示性實施例之控制電路中的閂鎖電路之構造；
圖9為顯示依據第二例示性實施例之延遲電路之運作的時序圖；
圖10顯示依據第三例示性實施例之延遲電路的方塊構造；
圖11為顯示依據第三例示性實施例之延遲電路之運作的時序圖；
圖12顯示依據先前技術之延遲電路的構造。
100．．．延遲電路
110．．．邊緣偵測器
120．．．環式振盪器
121．．．基本延遲電路
130．．．計數器
140．．．控制電路

Claims (11)

  1. 一種延遲電路，包含：一環式振盪器；及一控制電路，該控制電路包含：一邊緣偵測器，其為回應一輸入信號之上升邊緣或下降邊緣而輸出一第一控制信號；及一計數器，其計算從該環式振盪器輸出之輸出脈衝信號的脈衝數目，並在達到預定計數值時輸出一第二控制信號，其中該控制電路執行控制，以使該環式振盪器為回應該第一控制信號而振盪，以及為回應該第二控制信號而輸出該輸入信號。
  2. 如申請專利範圍第1項之延遲電路，其中該環式振盪器包含基本延遲電路，其依據一第一設定信號來控制該輸出脈衝信號之脈衝寬度。
  3. 如申請專利範圍第2項之延遲電路，其中該基本延遲電路包含：m(m為偶數)個反相器，其串聯連接以藉由將輸入信號順次延遲而傳送該信號；及一選擇器，其選擇順次延遲信號之任何一者並輸出該選擇信號，且該選擇器之選擇運作係依據本身為數位信號之該第一設定信號加以執行。
  4. 如申請專利範圍第2項之延遲電路，其中該基本延遲電路包含：m(m為偶數)個反相器，其串聯連接藉由將輸入信號順次延遲而傳送該信號；及一電源電路，其供給該反相器之電源電壓，且由該電源電路供給之該電源電壓係依據本身為類比信號之該第一設定信號加以控制。
  5. 如申請專利範圍第1項之延遲電路，其中該控制電路更包含正反器，當該第二控制信號從第二狀態值變成第一狀態值時，該正反器鎖住並輸出該輸入信號，當該輸出脈衝信號之脈衝數目達到預定計數值時，該計數器為回應該第一控制信號而將該第二控制信號變成該第二狀態值，並輸出具有該第一狀態值之該第二控制信號，及當該第二控制信號具有該第二狀態值時，該環式振盪器輸出該輸出脈衝信號。
  6. 如申請專利範圍第5項之延遲電路，其中當該第二控制信號具有該第一狀態值時，該環式振盪器停止輸出該輸出脈衝信號。
  7. 如申請專利範圍第1項之延遲電路，其中該控制電路更包含：一正反器，當一第三控制信號從第二狀態值變成第一狀態值時，該正反器鎖住並輸出該輸入信號；及一控制信號產生電路，其為回應該第一控制信號而將該第三控制信號變成該第一狀態值，且為回應該第二控制信號而將該第三控制信號變成該第二狀態值，當該第三控制信號具有該第二狀態值時，該環式振盪器輸出該輸出脈衝信號，及當該第三控制信號具有該第二狀態值時，該計數器計算該輸出脈衝信號之脈衝數目。
  8. 如申請專利範圍第7項之延遲電路，其中當該第三控制信號具有該第一狀態值時，該環式振盪器停止輸出該輸出脈衝信號。
  9. 如申請專利範圍第2項之延遲電路，其中當該輸出脈衝信號之脈衝數目達到預定計數值時，該計數器為回應該第一控制信號而將該第二控制信號變成該第二狀態值，並輸出具有第一狀態值之該第二控制信號，當該第二控制信號具有該第二狀態值時，該環式振盪器輸出該輸出脈衝信號，且當該第二控制信號具有該第一狀態值時，該環式振盪器停止輸出該輸出脈衝信號，並輸入該輸入信號至該基本延遲電路，及該控制電路包含一閂鎖電路，當該第二控制信號具有該第一狀態值時，該閂鎖電路經由該基本延遲電路鎖住該輸入信號。
  10. 如申請專利範圍第2項之延遲電路，其中由該計數器計算之預定計數值係依據一第二設定信號加以設定，及該輸入信號被該延遲電路延遲之延遲期間係依據該第一設定信號及該第二設定信號加以決定。
  11. 如申請專利範圍第1項之延遲電路，其中該邊緣偵測器包含：串聯連接之偶數個反相器串列；及一互斥OR電路，其產生該第一控制信號，及該互斥OR電路接收該輸入信號及已通過該反相器串列之該輸入信號。
TW098139715A 2008-12-03 2009-11-23 延遲電路 TWI390852B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008308710A JP2010136002A (ja) 2008-12-03 2008-12-03 遅延回路

Publications (2)

Publication Number Publication Date
TW201023521A TW201023521A (en) 2010-06-16
TWI390852B true TWI390852B (zh) 2013-03-21

Family

ID=42222240

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098139715A TWI390852B (zh) 2008-12-03 2009-11-23 延遲電路

Country Status (4)

Country Link
US (1) US7911250B2 (zh)
JP (1) JP2010136002A (zh)
KR (1) KR101068432B1 (zh)
TW (1) TWI390852B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101284795B1 (ko) 2009-04-14 2013-07-10 한국전자통신연구원 링 발진기에 기반한 자기 타이밍 지연소자
KR20120041283A (ko) * 2010-08-25 2012-05-02 주식회사 동부하이텍 제어 데이터 생성 장치
US8294502B2 (en) * 2011-03-04 2012-10-23 Altera Corporation Delay circuitry
CN103366793B (zh) 2012-03-28 2017-08-11 飞思卡尔半导体公司 同步存储器数据传输中的时序控制
KR101382500B1 (ko) 2013-01-18 2014-04-10 연세대학교 산학협력단 지연 고정 회로 및 클록 생성 방법
US9054685B2 (en) * 2013-04-29 2015-06-09 Atmel Corporation Programmable bus signal hold time without system clock
US9685141B2 (en) * 2014-01-31 2017-06-20 Samsung Display Co., Ltd. MDLL/PLL hybrid design with uniformly distributed output phases
US9638752B2 (en) 2014-02-07 2017-05-02 Arm Limited Measurement circuitry and method for measuring a clock node to output node delay of a flip-flop
US9520864B2 (en) * 2014-06-06 2016-12-13 Qualcomm Incorporated Delay structure for a memory interface
US9651620B2 (en) * 2014-11-03 2017-05-16 Arm Limited Measurements circuitry and method for generating an oscillating output signal used to derive timing information
KR20170022457A (ko) 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 주기신호생성회로 및 이를 포함하는 반도체시스템
US10250242B2 (en) * 2016-04-01 2019-04-02 Integrated Device Technology, Inc. Arbitrary delay buffer
US10944387B2 (en) * 2019-06-14 2021-03-09 Stmicroelectronics International N.V. Programmable delay circuit
JP7408981B2 (ja) * 2019-09-30 2024-01-09 セイコーエプソン株式会社 状態遷移器、時間デジタル変換器及びａ／ｄ変換回路
CN110798183A (zh) * 2019-11-14 2020-02-14 宝能(广州)汽车研究院有限公司 一种脉冲信号输出装置及其方法
US20230112432A1 (en) * 2021-10-12 2023-04-13 Advanced Micro Devices, Inc. Dynamic setup and hold times adjustment for memories
CN118041317A (zh) * 2023-04-27 2024-05-14 珠海极海半导体有限公司 一种脉冲信号捕获电路、微处理芯片

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4710653A (en) * 1986-07-03 1987-12-01 Grumman Aerospace Corporation Edge detector circuit and oscillator using same
JPS63316918A (ja) 1987-06-19 1988-12-26 Nec Corp 半導体集積遅延装置
JPH06164341A (ja) * 1992-11-19 1994-06-10 Mitsubishi Electric Corp プログラマブル位相補正装置
JPH11317662A (ja) * 1998-05-05 1999-11-16 Akira Yokomizo デジタル波形整形回路、周波数逓倍回路並びに外部同期回路及び外部同期方法
KR20040023838A (ko) * 2002-09-12 2004-03-20 주식회사 하이닉스반도체 레지스터 제어 지연고정루프
JP2006332919A (ja) * 2005-05-25 2006-12-07 Seiko Epson Corp 半導体集積回路
JP2007017158A (ja) * 2005-07-05 2007-01-25 Sharp Corp テスト回路、遅延回路、クロック発生回路、及び、イメージセンサ
US7786782B2 (en) * 2008-09-29 2010-08-31 Xilinx, Inc. Method and apparatus for counter-based clock signal adaptation
JP5579979B2 (ja) * 2008-10-30 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、内部信号タイミング回路、及び遅延時間測定方法

Also Published As

Publication number Publication date
US20100134169A1 (en) 2010-06-03
TW201023521A (en) 2010-06-16
KR20100063665A (ko) 2010-06-11
US7911250B2 (en) 2011-03-22
KR101068432B1 (ko) 2011-09-28
JP2010136002A (ja) 2010-06-17

Similar Documents

Publication Publication Date Title
TWI390852B (zh) 延遲電路
JP3993717B2 (ja) 半導体集積回路装置
KR102314767B1 (ko) 지연-고정 루프에서 루프 카운트를 검출하기 위한 장치들 및 방법들
US6771100B2 (en) Clock control circuit
JP4480471B2 (ja) レジスタ制御遅延固定ループ
JP6174276B1 (ja) メモリインターフェースのための遅延構造
JP4943729B2 (ja) 半導体集積回路装置とａｃ特性測定システム
EP2707955B1 (en) Synchronized output of multiple ring oscillators
US7710208B2 (en) Multi-speed ring oscillator
US20070025489A1 (en) Method and circuit for dynamically changing the frequency of clock signals
EP1416354B1 (en) Programmable frequency multiplier
TW200400696A (en) Clock divider and method for dividing clock signal in DLL circuit
JP2000156635A (ja) セルフ・タイミング制御回路
JP2017517077A (ja) メモリインターフェースのためのプログラマブル電力
US20110148480A1 (en) Divider with Enhanced Duty Cycle for Precision Oscillator Clocking Sources
JPH0255970B2 (zh)
US7952413B2 (en) Clock generating circuit and clock generating method thereof
JP2611034B2 (ja) 遅延回路
US8132039B1 (en) Techniques for generating clock signals using counters
JP5100801B2 (ja) クロック制御回路
JP3982934B2 (ja) 入力回路および該入力回路を有する半導体集積回路
KR100792379B1 (ko) 여러 주파수의 동작이 가능한 지연고정루프 및지연고정루프의 주파수 분주방법.
JP2001216047A (ja) 遅延調整回路
US7643580B2 (en) Signal generator circuit having multiple output frequencies
TWI584128B (zh) 菊鏈式記憶體系統中用於鎖相迴路（ｐｌｌ）鎖定控制之方法及裝置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees