JP2606900B2 - パターン形成方法 - Google Patents

パターン形成方法

Info

Publication number
JP2606900B2
JP2606900B2 JP63223503A JP22350388A JP2606900B2 JP 2606900 B2 JP2606900 B2 JP 2606900B2 JP 63223503 A JP63223503 A JP 63223503A JP 22350388 A JP22350388 A JP 22350388A JP 2606900 B2 JP2606900 B2 JP 2606900B2
Authority
JP
Japan
Prior art keywords
film
pattern
forming
etched
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63223503A
Other languages
English (en)
Other versions
JPH0272624A (ja
Inventor
勝弥 奥村
徹 渡辺
正美 渡瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63223503A priority Critical patent/JP2606900B2/ja
Priority to US07/389,681 priority patent/US4954218A/en
Priority to DE68928856T priority patent/DE68928856T2/de
Priority to EP94114930A priority patent/EP0630044B1/en
Priority to EP89308284A priority patent/EP0358350B1/en
Priority to DE68925398T priority patent/DE68925398T2/de
Priority to KR1019890013017A priority patent/KR930005943B1/ko
Publication of JPH0272624A publication Critical patent/JPH0272624A/ja
Application granted granted Critical
Publication of JP2606900B2 publication Critical patent/JP2606900B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は半導体装置のパターンの形成方法に関する。
(従来の技術) 従来、例えば半導体基板をエッチングする場合その上
に所望のレジストパターンを形成し、これをマスクにし
てRIEなどのエッチングを行なっている。
しかし、既存の露光技術の露光・現像工程を経てサブ
ミクロン以下の微細パターンを形成する場合、第5図に
示すように所望のレジストパターンが形成されないとい
った問題が生じる。
つまり、例えば半導体基板501上にレジストパターン
を形成する場合、レジストパターン及びレジストパター
ン間の幅が十分大きければ(例えば夫々1.0μmの幅)
通常の光露光で精度良く形成できる。しかしながら、双
方の幅を0.8μmで形成しようとした場合、レジストパ
ターン505aは0.8μmの幅でも精度良く形成されるが、
レジストパターン505b,505cの間は、その上部は0.8μm
の幅に形成されても、その底部は十分に感光されないた
め、現像されないレジストがそのまま残ってしまうとい
った現像が起こる。このため、これらレジストパターン
505b,505cをマスクとして用いることは当然困難とな
る。
また、半導体基板上の段差部にAlなどの反射率の高い
金属膜を形成し、これをパターニングする場合において
も段差部近傍の金属膜上はには所望のレジストパターン
は形成されない。これを第6図を用いて詳しく説明す
る。
段差面604を有する半導体601上に反射率の高いタング
ステンシリサイド603、レジスト層605を順次形成する
(第6図(a)参照)。
続いて露光・現像を行ないレジストパターン605a,605
cを形成する(第6図(b)参照)。
これらの工程を経て形成されたレジストパターン605a
は所望の形状に形成される。しかし凹部の段差面近傍に
形成するレジストパターンは所望形状に形成されない。
これは、露光時に段差面604での反射光が凸部内のレジ
ストを感光させるために起こる。このため、点線で示さ
れた形状となる筈のレジストパターン605bは実際にはレ
ジストパターン605cのような形状となってしまう。この
ように所望形状に形成されなかったレジストパターン60
5cをマスクに、例えばタングステンシリサイド603を精
度良くパターニングすることは第5図の場合と同様に困
難となる。
(発明が解決しようとする課題) 従来技術における前者及び後者に共通する課題とし
て、精度良い第1の膜を形成することが様々な要因によ
り困難になり、これをマスクとして用いることも当然困
難となってきている。
本発明においては、上記課題を解決し精度良い、パタ
ーンを形成することを目的とする。
[発明の構成] (課題を解決するための手段) 本発明においては、被エッチング膜上に選択的に第1
の膜を形成する工程と、前記被エッチング膜を溶液中に
浸漬し、選択的に前記第1の膜形成領域を除く領域に物
質を析出させ、この物質の推積層を形成する工程と、前
記第1の膜を除去する工程と、前記推積層をマスクとし
て、前記被エッチング膜をエッチングする工程を含むこ
とを特徴とするパターン形成方法を提供する。
本発明においては、(a)被エッチング膜上に、耐酸
化性の第1の膜を選択的に形成する工程と、前記被エッ
チング膜および第1の膜を珪沸化水素酸水溶液中に浸積
し、前記第1の膜が形成された領域以外にシリコン酸化
膜からなる第2の膜を析出させて形成する工程と、前記
第1の膜を除去する工程と、前記第2の膜をマスクとし
て被エッチング膜をエッチングする工程とを有すること
を特徴とするパターン形成方法。及び、(b)被エッチ
ング膜上に多結晶シリコンからなる第1の膜を形成する
工程と、レジストからなる第2の膜を選択的に前記第1
の膜上に形成する工程と、前記被エッチング膜および前
記第1、第2の膜を第1の溶液中に浸積し、パラジウム
からなる第3の膜を前記第2の膜が形成された領域を除
く領域に形成する工程と、前記被エッチング膜および前
記第1、第3の膜を第2の溶液中に浸積させ、前記第2
の膜が形成された領域を除く領域にニッケルからなる第
4の膜を前記第3の膜と密着させた状態で析出させて形
成する工程と、前記第2の膜を除去する工程と、前記第
1の膜を選択的に除去する工程と、前記第1、第3およ
び第4の膜をマスクとして前記被エッチング膜をエッチ
ングする工程とを有することを特徴とするパターン形成
方法とを提供する。
(作 用) パターン形成領域以外の領域に形成された膜を除去し
たあと溶液中に浸積させ、析出形成された膜をマスクに
してエッチングを行うので、パターン形成領域以外の領
域に形成された膜をマスクにしてエッチングを行う場合
に比べてより精度良いパターンを形成することができ
る。
(実施例) 以下、本発明の各実施例を図面を用いて説明する。ま
ず、第1図を用いて配線パターンの形成方法に関する一
実施例について説明する。
段差部を有する半導体基板101上に被エッチング膜で
あるWSi膜103を形成したあと、全面にレジスト層を形成
する。このあとレジスト層のパターニングを行ない段差
面104を含む領域に第1の膜であるレジストパターン105
を形成する(第1図(a)参照)。
過飽和状態の珪弗化水素酸水溶液中に基板101を浸漬
させる。このとき、H2SiF6とH2Oが反応し、WSi膜103が
露出した領域に選択的にSiO2107が析出するのでこれを1
000Å程推積させる。因にこのときレジストパターン105
上にはSiO2はほとんど析出しない(第1図(b)参
照)。
レジストパターン105を酸素プラズマによる灰化処理
等を行なって除去する(第1図(c)参照)。
SiO2パターン107aをマスクにRIE等の異方性エッチン
グを行ないWSi配線103a,103bを形成する(第1図(d)
参照)。そしてこのあとSiO2107をエッチング除去す
る。
本実施例においては、段差面104を露光しないため、
反射光によるレジストの感光はなくなる。またWSi膜103
に比べ極めてエッチング率の低いSiO2107をマスクにし
てエッチングを行なうので基板101の凹部に容易に精度
良い、微細なWSi配線103aを形成するこたとができる。
尚、本実施例では配線材料としてWSiを用いたがこれ
に限られない。次に第2の実施例としてAl配線の形成方
法を第2図を用いて説明する。
例えば、熱酸化膜209が形成された半導体基板201上に
被エッチング膜であるAl膜203を8000Å程スパッタリン
グ等で形成する。そして所望の領域に12000Å程の厚さ
の第1の膜であるレジストパターン205を形成したあ
と、SoG(Spin on Glass)法等で全面に薄くガラスを塗
布、そしてベーキング処理を施しガラス層215を形成す
る(第2(a)参照)。
レジストパターン205上にはガラス層215がわずかでは
あるが形成されている。そこでレジストパターン205表
面のみを露出させるためにエッチング処理を施しガラス
層パターン215aを形成する。続いて第1の実施例と同様
の処理液中に基板201を浸漬させ、レジストパターン205
を除く領域上に推積層であるSiO2パターン207を2000Å
程推積させる(第2図(b)参照)。
ウェットエッチング等によりレジストパターン205を
除去する(第2図(c)参照)。
SiO2パターン207をマスクにしてRIE等の異方性エッチ
ングを行ないAl膜203、熱酸化膜209を選択的に除去し、
Al配線パターン203aを形成する(第2図(d)参照)。
このあとSiO2パターン207、ガラス層パターン215aをエ
ッチング除去する。
この実施例によれば、Alとレジストとのエッチング選
択比はAl/レジスト2であるのに対して、Alとマスク
に用いたSiO2とのエッチング選択比はAl/SiO210であ
るため、エッチングは十分選択性を持たせることができ
る。また、Al配線203a,203b間の幅はレジストパターン2
05の幅によって決めることができるから、オーバー露光
等を行なってレジストパターン205の幅を狭く形成すれ
ば、その分Al配線203a,203b間の幅も狭めることができ
る。
また、SiO2207を形成する前にSoG法によりガラス層21
5を形成したが、このガラス層215によりSiO2207を析出
させるための珪弗化水素酸水溶液などの酸でAl203がエ
ッチングされるのを防止することができる。
尚、この実施例においてはレジスト上にSoG法による
ガラスや無電解メッキ処理による金属が析出しないよう
にするためには、レジストを酸素プラズマにさらしその
表面を荒らすか、又はベーキング(例えば120℃で5
分)をすることが有効である。
次に第3の実施例として、コンタクトホールの形成方
法について第3図を用いて説明する。
半導体基板301上にSiO2からなる被エッチング膜であ
る層間絶縁膜309を形成する。減圧CVD法等により300Å
程の膜厚のポリシリコン311を形成する。そしてこの上
にレジストを塗布し、パターニングにより所望の領域に
第1の膜であるレジストパターン305を形成する(第3
図(a)参照)。
基板301を塩化パラジウム(PbCl2)溶液中に浸漬する
無電解メッキ処理によりポリシリコン311上にパラジウ
ム306を100Å以下の薄さに形成する。続いて基板301を
硫酸ニッケル(NiSO4)と次亜リン酸塩との混合溶液中
に浸漬(無電解メッキ処理)し、パラジウム306が露出
した領域にNi膜307を析出させ1000Å程推積させる。こ
のとき因にレジストパターン305上にはNiは推積しない
(第3図(b)参照)。
レジストパターン305を酸素プラズマによる灰化処理
等を行なって除去する(第3図(c)参照)。
Ni膜パターン307をマスクにしてRIE等の異方性エッチ
ングを行ないコンタクトホール313のパターンを形成す
る(第3図(d)参照)。
このあと、塩酸、硝酸及び酢酸を混合エッチング液で
Ni膜パターン307、パラジウム306を除去する。ポリシリ
コン311は有機アルカリ溶液によるウェットエッチング
若しくはフッ素の活性種によるドライエッチングで除去
するかまたは酸化させ、そのまま残存させてもよい。
本実施例によれば、オーバー露光等を行なえば解像限
界以下の幅のレジストパターン305を形成できる。この
ためコントクトホール313の幅もこのレジストパターン3
05の幅で形成することができ、単にレジストをマスクと
して形成されたコントクトホールよりもさらに開口部の
狭いコンタクトホールを形成することができる。また、
層間絶縁膜309に比べマスクとしてのNi膜パターン307が
エッチングされる比率は極めて少ない。よって所望形状
の微細なコンタクトホールを形成することは容易であ
る。
尚、レジストパターン305が形成されないポリシリコ
ン311上のパラジウム306を形成した。これは、ポリシリ
コン311とNi膜パターン307との密着性を良好にするため
のものである。
次に第4の実施例として、素子分離絶縁膜の形成方法
について第4図を用いて説明する。
熱酸化膜が形成された半導体基板401上に被エッチン
グ膜であるSiN417を形成する。そしてこの上の所望の領
域に第1の膜であるレジストパターン405を形成する
(第4図(a)参照)。
第1の実施例と同様の処理液中に基板401を浸漬さ
せ、レジストパターン405を除く領域上に推積層であるS
iO2パターン407を推積させる(第4図(b)参照)。
レジストパターン405を酸素プラズマによる灰化処理
等を行なって除去する(第4図(c)参照)。
SiO2パターン407をマスクにしてRIE等の異方性エッチ
ングを行ないSiN417を選択的に除去する。この後、SiO2
パターン407の下にのみ形成されたSiNパターン417をマ
スクとして熱酸化を行ない素子分離絶縁膜419を形成す
る(第4図(d)参照)。このあとCDE法等によりSiO2
パターン407、SiNパターン417aを除去する。
本実施例によれば、レジストパターン405の幅の微細
な素子分離絶縁膜419を形成することができる。
第1、第2及び第4の実施例においてはマスクとして
析出させたSiO2を用いたが、この代わりに第3の実施例
と同様に無電解メッキ処理によりNi膜を形成してこれを
マスクとしてもよい。またこの逆も同様である。
また、上記各実施例においては被エッチング材料を配
線材料、層間絶縁膜としたが、これに限らず半導体基板
としても良い。
さらに本発明は上記各実施例に限らず、例えば光ディ
スク等の物理的な情報書き込みのための微細な凹凸形状
を有するディスクを形成することにも容易に応用でき
る。
また、上記各実施例においてパターンを形成する膜は
レジストパターンに限られなく、浸漬により析出する物
質がそのパターン上にほどんど析出しないものであれば
いい。
[発明の効果] 以上詳述したように本発明によれば、パターンをマス
クとした場合と比べて、精度良いパターンを形成するこ
とができる。
【図面の簡単な説明】
第1図は本発明による第1の実施例で、WSi配線の形状
工程を示す図、第2図は本発明による第2の実施例で、
Al配線の形成工程を示す図、第3図は第3の実施例で、
コンタクトホールの形成工程を示す図、第4図は本発明
による第4の実施例で、素子分離絶縁膜の形成工程を示
す図、第5図及び第6図は従来技術を説明する図。 101,201,301,401……半導体基板 105,205,305,405……レジストパターン 107,207,307,407……推積層(SiO2膜若しくはNi膜)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡瀬 正美 神奈川県川崎市幸区堀川町72 株式会社 東芝堀川町工場内 (56)参考文献 特開 昭57−166035(JP,A) 特開 昭61−12034(JP,A)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】被エッチング膜上に、耐酸化性の第1の膜
    を選択的に形成する工程と、前記被エッチング膜および
    第1の膜を珪沸化水素酸水溶液中に浸積し、前記第1の
    膜が形成された領域以外にシリコン酸化膜からなる第2
    の膜を析出させて形成する工程と、前記第1の膜を除去
    する工程と、前記第2の膜をマスクとして被エッチング
    膜をエッチングする工程とを有することを特徴とするパ
    ターン形成方法。
  2. 【請求項2】被エッチング膜上に多結晶シリコンからな
    る第1の膜を形成する工程と、 レジストからなる第2の膜を選択的に前記第1の膜上に
    形成する工程と、 前記被エッチング膜および前記第1、第2の膜を第1の
    溶液中に浸積し、パラジウムからなる第3の膜を前記第
    2の膜が形成された領域を除く領域に形成する工程と、
    前記被エッチング膜および前記第1、第2、第3の膜を
    第2の溶液中に浸積させ、前記第2の膜が形成された領
    域を除く領域にニッケルからなる第4の膜を前記第3の
    膜と密着させた状態で析出させて形成する工程と、前記
    第2の膜を除去する工程と、前記第1の膜を選択的に除
    去する工程と、前記第1、第3および第4の膜をマスク
    として前記被エッチング膜をエッチングする工程とを有
    することを特徴とするパターン形成方法。
JP63223503A 1988-09-08 1988-09-08 パターン形成方法 Expired - Fee Related JP2606900B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP63223503A JP2606900B2 (ja) 1988-09-08 1988-09-08 パターン形成方法
US07/389,681 US4954218A (en) 1988-09-08 1989-08-04 Method for etching a pattern
EP94114930A EP0630044B1 (en) 1988-09-08 1989-08-15 Forming a prescribed pattern on a semiconducor device layer
EP89308284A EP0358350B1 (en) 1988-09-08 1989-08-15 Forming a Prescribed Pattern on a Semiconductor Device Layer
DE68928856T DE68928856T2 (de) 1988-09-08 1989-08-15 Herstellung von einem vorbeschriebenem Muster über eine Halbleitervorrichtungsschicht
DE68925398T DE68925398T2 (de) 1988-09-08 1989-08-15 Ausbilden eines vorgeschriebenen Musters auf einer Schicht eines Halbleiterelements
KR1019890013017A KR930005943B1 (ko) 1988-09-08 1989-09-08 개선된 패턴형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63223503A JP2606900B2 (ja) 1988-09-08 1988-09-08 パターン形成方法

Publications (2)

Publication Number Publication Date
JPH0272624A JPH0272624A (ja) 1990-03-12
JP2606900B2 true JP2606900B2 (ja) 1997-05-07

Family

ID=16799165

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63223503A Expired - Fee Related JP2606900B2 (ja) 1988-09-08 1988-09-08 パターン形成方法

Country Status (5)

Country Link
US (1) US4954218A (ja)
EP (2) EP0358350B1 (ja)
JP (1) JP2606900B2 (ja)
KR (1) KR930005943B1 (ja)
DE (2) DE68928856T2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
IT1248534B (it) * 1991-06-24 1995-01-19 Sgs Thomson Microelectronics Procedimento per la realizzazione di strutture di calibrazione particolarmente per la taratura di macchine di misura del disallineamento in circuiti integrati in genere.
US5390412A (en) * 1993-04-08 1995-02-21 Gregoire; George D. Method for making printed circuit boards
US5536603A (en) * 1993-12-21 1996-07-16 Kabushiki Kaisha Toshiba Phase shift mask and method of fabricating the same
JPH08262289A (ja) * 1995-03-20 1996-10-11 Sumitomo Electric Ind Ltd チューブ集合光ケーブル
US5994211A (en) * 1997-11-21 1999-11-30 Lsi Logic Corporation Method and composition for reducing gate oxide damage during RF sputter clean
US6197644B1 (en) * 1998-11-06 2001-03-06 Advanced Micro Devices, Inc. High density mosfet fabrication method with integrated device scaling
US20040209190A1 (en) * 2000-12-22 2004-10-21 Yoshiaki Mori Pattern forming method and apparatus used for semiconductor device, electric circuit, display module, and light emitting device
US6489237B1 (en) 2001-12-04 2002-12-03 Taiwan Semiconductor Manufacturing Company Method of patterning lines in semiconductor devices
KR100455293B1 (ko) * 2002-05-15 2004-11-06 삼성전자주식회사 친수성 영역과 소수성 영역으로 구성되는 생물분자용어레이 판의 제조방법
US7205228B2 (en) * 2003-06-03 2007-04-17 Applied Materials, Inc. Selective metal encapsulation schemes
JP3828514B2 (ja) * 2003-06-30 2006-10-04 Tdk株式会社 ドライエッチング方法及び情報記録媒体の製造方法
CN1914558A (zh) * 2004-02-11 2007-02-14 国际商业机器公司 混合碱用于提高铬或敏感基材上的图案化抗蚀剂分布的应用
US20100204057A1 (en) * 2009-02-10 2010-08-12 Samsung Electronics Co., Ltd. Substrate for microarray, method of manufacturing microarray using the same and method of obtaining light data from microarray
CN102148202B (zh) * 2010-02-09 2016-06-08 精材科技股份有限公司 晶片封装体及其形成方法
US20150160041A1 (en) * 2011-12-28 2015-06-11 Nikon Corporation Encoder, manufacturing method of encore scale manufacturing method of encoder, and driving apparatus

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52136590A (en) * 1976-05-11 1977-11-15 Matsushita Electric Ind Co Ltd Production of semiconductor device
FR2354633A1 (fr) * 1976-06-11 1978-01-06 Ibm Procede pour realiser des configurations metalliques sur un substrat isolant
JPS57166035A (en) * 1981-04-03 1982-10-13 Citizen Watch Co Ltd Forming method for mask for dry etching
JPS57196744A (en) * 1981-05-29 1982-12-02 Nippon Sheet Glass Co Ltd Surface treatment of glass containing alkali metal
US4496419A (en) * 1983-02-28 1985-01-29 Cornell Research Foundation, Inc. Fine line patterning method for submicron devices
JPS60214532A (ja) * 1984-04-11 1985-10-26 Nippon Telegr & Teleph Corp <Ntt> パタ−ン形成方法
US4674174A (en) * 1984-10-17 1987-06-23 Kabushiki Kaisha Toshiba Method for forming a conductor pattern using lift-off
US4576834A (en) * 1985-05-20 1986-03-18 Ncr Corporation Method for forming trench isolation structures
US4624749A (en) * 1985-09-03 1986-11-25 Harris Corporation Electrodeposition of submicrometer metallic interconnect for integrated circuits
JPS6450425A (en) * 1987-08-20 1989-02-27 Toshiba Corp Formation of fine pattern
JPH01140629A (ja) * 1987-11-26 1989-06-01 Sharp Corp パターン形成方法

Also Published As

Publication number Publication date
JPH0272624A (ja) 1990-03-12
KR930005943B1 (ko) 1993-06-29
DE68925398T2 (de) 1996-07-25
EP0630044A3 (en) 1995-03-29
EP0630044A2 (en) 1994-12-21
US4954218A (en) 1990-09-04
EP0358350B1 (en) 1996-01-10
DE68928856T2 (de) 1999-05-20
DE68925398D1 (de) 1996-02-22
EP0630044B1 (en) 1998-11-18
EP0358350A3 (en) 1991-10-16
DE68928856D1 (de) 1998-12-24
KR900005565A (ko) 1990-04-14
EP0358350A2 (en) 1990-03-14

Similar Documents

Publication Publication Date Title
JP2606900B2 (ja) パターン形成方法
JP2001015479A (ja) 半導体装置の製造方法
JPS61171131A (ja) 半導体上にパタ−ン化された導電層を形成する方法
JPH0476496B2 (ja)
JPS588579B2 (ja) ハンドウタイソウチノセイゾウホウホウ
KR930001956B1 (ko) 미세패턴의 형성방법
US5915198A (en) Contact process using taper contact etching and polycide step
JP2720023B2 (ja) 半導体装置の製造方法
JPH11261059A (ja) ポリメタルゲート電極の作製方法
JP2000195867A (ja) 象嵌技法を利用した微細金属パタ―ン形成方法
JP4226115B2 (ja) 半導体素子のマスク製造方法
JP2570735B2 (ja) 多層配線形成方法
JPS5827335A (ja) 半導体装置の製造方法
JPS586306B2 (ja) ハンドウタイソウチノ セイゾウホウホウ
JPH0434815B2 (ja)
JP2946102B2 (ja) パターン形成方法
JP2691175B2 (ja) パターン化酸化物超伝導膜形成法
KR930006133B1 (ko) 모스소자의 콘택트홀 형성방법
JP2597424B2 (ja) 半導体装置の製造方法
JP2678049B2 (ja) 半導体装置の洗浄方法
JP2737256B2 (ja) 半導体装置の製造方法
JP2872298B2 (ja) 半導体装置の製造方法
JPH01298740A (ja) 半導体装置
JPH0123944B2 (ja)
JPH07240421A (ja) 半導体装置の配線形成方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees