JP2737256B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2737256B2 JP2737256B2 JP15163689A JP15163689A JP2737256B2 JP 2737256 B2 JP2737256 B2 JP 2737256B2 JP 15163689 A JP15163689 A JP 15163689A JP 15163689 A JP15163689 A JP 15163689A JP 2737256 B2 JP2737256 B2 JP 2737256B2
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- JP
- Japan
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- film
- photoresist
- scribe line
- pattern
- patterning
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に反射率の
高い膜のパターンを形成する方法に関する。
高い膜のパターンを形成する方法に関する。
従来の高反射率の膜をパターン加工する方法として
は、半導体基板表面の高反射率の膜上に反射防止膜を形
成し、その上にフォトレジストを塗布し、マスク露光し
てこのフォトレジストをパターニングし、パターニング
されたこのフォトレジストをマスクとして、反射防止膜
と下層の高反射率の膜を同時にエッチング加工する工程
からなっていた。
は、半導体基板表面の高反射率の膜上に反射防止膜を形
成し、その上にフォトレジストを塗布し、マスク露光し
てこのフォトレジストをパターニングし、パターニング
されたこのフォトレジストをマスクとして、反射防止膜
と下層の高反射率の膜を同時にエッチング加工する工程
からなっていた。
上述した従来の高反射率の膜をパターン加工する方法
では、スクライブ線領域等の段差底部でのレジストの膜
厚が、形成すべきパターンを有する領域に比べて厚くな
っているために、スクライブ線領域等の段差底部のレジ
ストを完全に露光・現像で除去するためには、パターン
を形成すべき領域の最適露光量よりもはるかに大きな露
光量を必要とする。従って形成されたパターンは、マス
クからの寸法細りが目立ち、線幅制御が困難になるとい
う欠点がある。
では、スクライブ線領域等の段差底部でのレジストの膜
厚が、形成すべきパターンを有する領域に比べて厚くな
っているために、スクライブ線領域等の段差底部のレジ
ストを完全に露光・現像で除去するためには、パターン
を形成すべき領域の最適露光量よりもはるかに大きな露
光量を必要とする。従って形成されたパターンは、マス
クからの寸法細りが目立ち、線幅制御が困難になるとい
う欠点がある。
〔課題を解決するための手段〕 本発明の半導体装置の製造方法は、半導体基板上に形
成された高反射率を有する膜上に反射防止膜を形成する
工程と、少くともスクライブ線領域内の反射防止膜を選
択的にエッチング除去したのちこの反射防止膜と前記高
反射率を有する膜を同時にパターニングする工程とを含
んで構成される。
成された高反射率を有する膜上に反射防止膜を形成する
工程と、少くともスクライブ線領域内の反射防止膜を選
択的にエッチング除去したのちこの反射防止膜と前記高
反射率を有する膜を同時にパターニングする工程とを含
んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための半導
体チップの断面図である。
体チップの断面図である。
まず第１図（ａ）に示すように、半導体基板10上にフ
ィールド酸化膜７とゲートポリシリコン６を形成したの
ち、第１層間膜４を形成する。次で第２ポリシリコン５
を形成したのち第２層間膜３を形成する。次に第２層間
膜３をパターン加工した後、配線材料、例えばアルミ合
金膜２を形成し、パターニングする際、表面の反射率が
高いためその散乱光がフォトレジストのパターンにノッ
チが入る等の悪影響を及ぼすことが考えられる。そこで
アルミ合金膜２の表面に反射防止膜１として、例えばス
パッタSi膜あるいはプラズマ酸化膜を形成する。
ィールド酸化膜７とゲートポリシリコン６を形成したの
ち、第１層間膜４を形成する。次で第２ポリシリコン５
を形成したのち第２層間膜３を形成する。次に第２層間
膜３をパターン加工した後、配線材料、例えばアルミ合
金膜２を形成し、パターニングする際、表面の反射率が
高いためその散乱光がフォトレジストのパターンにノッ
チが入る等の悪影響を及ぼすことが考えられる。そこで
アルミ合金膜２の表面に反射防止膜１として、例えばス
パッタSi膜あるいはプラズマ酸化膜を形成する。
次に第１図（ｂ）に示すように、あらかじめスクライ
ブ線領域９の反射防止膜１をエッチング除去するための
フォトレジスト８のパターニングを行ない、段差部だけ
反射防止膜１を除去する。
ブ線領域９の反射防止膜１をエッチング除去するための
フォトレジスト８のパターニングを行ない、段差部だけ
反射防止膜１を除去する。
次に第１図（ｃ）に示すように、フォトレジスト８を
剥離したのち、再びフォトレジスト8Aからなるマスクを
形成し配線材料２及び反射防止膜１をパターニングして
配線を形成する。
剥離したのち、再びフォトレジスト8Aからなるマスクを
形成し配線材料２及び反射防止膜１をパターニングして
配線を形成する。
その際、やはり大きな段差を有するスクライブ線領域
９のレジスト膜厚はパターンを形成すべき領域よりおよ
そ１μｍ以上厚くなるが、その部分では反射防止膜がな
く、反射率の高い配線材料２がむき出しになっているた
め、一括に全面を露光しても反射防止膜１が表面を覆っ
ている領域よりも、およそ２倍〜３倍以上の光量をフォ
トレジストは吸収するので、マスク寸法がフォトレジス
ト寸法に再現する露光量で配線パターンを形成する際、
スクライブ線領域９にフォトレジストが残存する心配が
ない。こうして形成したフォトレジストのパターンをマ
スクに反射防止膜と配線材料を同時にエッチングできる
ので、マスク寸法を再現性よく転写することができる。
９のレジスト膜厚はパターンを形成すべき領域よりおよ
そ１μｍ以上厚くなるが、その部分では反射防止膜がな
く、反射率の高い配線材料２がむき出しになっているた
め、一括に全面を露光しても反射防止膜１が表面を覆っ
ている領域よりも、およそ２倍〜３倍以上の光量をフォ
トレジストは吸収するので、マスク寸法がフォトレジス
ト寸法に再現する露光量で配線パターンを形成する際、
スクライブ線領域９にフォトレジストが残存する心配が
ない。こうして形成したフォトレジストのパターンをマ
スクに反射防止膜と配線材料を同時にエッチングできる
ので、マスク寸法を再現性よく転写することができる。
第２図は本発明の第２の実施例を説明するための半導
体チップの断面図である。
体チップの断面図である。
第１図（ａ）に示した第１の実施例と同様の処理を行
ったのち、第２図に示すようにスクライブ線領域９の反
射防止膜１及び配線材料２も同時にエッチングし除去す
る。
ったのち、第２図に示すようにスクライブ線領域９の反
射防止膜１及び配線材料２も同時にエッチングし除去す
る。
このように、第２の実施例では、スクライブ線領域等
の段差部における厚い配線材料をもあらかじめエッチン
グしてしまうことにより、配線パターンのエッチングの
際のオーバーエッチング量を極めて小さく抑えることが
できるという利点がある。
の段差部における厚い配線材料をもあらかじめエッチン
グしてしまうことにより、配線パターンのエッチングの
際のオーバーエッチング量を極めて小さく抑えることが
できるという利点がある。
また、段差部の配線材料が配線パターンのパターニン
グの際にすでにエッチング除去されているので、段差部
にフォトレジストが残っていても無視でき、第１の実施
例と同様に、フォトレジストパターンでのマスク寸法の
再現が容易になる。
グの際にすでにエッチング除去されているので、段差部
にフォトレジストが残っていても無視でき、第１の実施
例と同様に、フォトレジストパターンでのマスク寸法の
再現が容易になる。
尚、上記実施例においてはスクライブ線領域の反射防
止膜を除去した場合について説明したが、これに限定さ
れるものではなく、スクライブ線領域と形成すべきパタ
ーンがない領域の反射防止膜を除去してもよい。
止膜を除去した場合について説明したが、これに限定さ
れるものではなく、スクライブ線領域と形成すべきパタ
ーンがない領域の反射防止膜を除去してもよい。
以上説明したように本発明は、少くともスクライブ線
領域における反射防止膜のエッチングを先に施した後、
高反射率を有する膜からなる配線パターンのパターニン
グを行なうことにより、レジストパターニングからエッ
チングに至るリソグラフィー工程におけるマスク寸法か
らの寸法細りがなくなり、寸法再現性の良いパターン加
工ができるという効果がある。
領域における反射防止膜のエッチングを先に施した後、
高反射率を有する膜からなる配線パターンのパターニン
グを行なうことにより、レジストパターニングからエッ
チングに至るリソグラフィー工程におけるマスク寸法か
らの寸法細りがなくなり、寸法再現性の良いパターン加
工ができるという効果がある。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図である。 １……反射防止膜、２……配線材料、３……第２層間
膜、４……第１層間膜、５……第２ポリシリコン、６…
…ゲートポリシリコン、７……フィールド酸化膜、８…
…フォトレジスト、９……スクライブ線領域、10……半
導体基板。
明するための半導体チップの断面図である。 １……反射防止膜、２……配線材料、３……第２層間
膜、４……第１層間膜、５……第２ポリシリコン、６…
…ゲートポリシリコン、７……フィールド酸化膜、８…
…フォトレジスト、９……スクライブ線領域、10……半
導体基板。
Claims (1)
- 【請求項１】半導体基板上に形成された高反射率を有す
る膜上に反射防止膜を形成する工程と、少くともスクラ
イブ線領域内の反射防止膜を選択的にエッチング除去し
たのちこの反射防止膜と前記高反射率を有する膜を同時
にパターニングする工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15163689A JP2737256B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15163689A JP2737256B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0314257A JPH0314257A (ja) | 1991-01-22 |
| JP2737256B2 true JP2737256B2 (ja) | 1998-04-08 |
Family
ID=15522879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15163689A Expired - Lifetime JP2737256B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737256B2 (ja) |
-
1989
- 1989-06-13 JP JP15163689A patent/JP2737256B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0314257A (ja) | 1991-01-22 |
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