JP2604530B2 - 基板電圧及び昇圧電圧を発生する電圧発生回路 - Google Patents
基板電圧及び昇圧電圧を発生する電圧発生回路Info
- Publication number
- JP2604530B2 JP2604530B2 JP4342145A JP34214592A JP2604530B2 JP 2604530 B2 JP2604530 B2 JP 2604530B2 JP 4342145 A JP4342145 A JP 4342145A JP 34214592 A JP34214592 A JP 34214592A JP 2604530 B2 JP2604530 B2 JP 2604530B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- substrate
- substrate voltage
- boosted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- Power Engineering (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Description
し、特に、1個の発振器を使用して基板電圧及び昇圧電
圧を発生する電圧発生回路に関するものである。
用される動作電圧はますます低くなる傾向にある。例え
ば、16メガのDRAM(dynamic RAM)では4Vの
動作電圧を使用しているが、64メガのDRAMでは
3.3Vの動作電圧を使用するようになっていることは
よく知られている。このように、チップの動作電圧を低
電圧とすることで低消費電力化が進められている。この
ために、チップ内に所定の電圧発生回路を備えたものが
提案され、広く使用されている。
tatic RAM)のように一つのストレージキャパシタと
一つのアクセストランジスタとからなるメモリセル構造
のメモリ素子をもつ場合には、ストレージキャパシタに
記憶されているデータの保持や、ノイズマージン(marg
in) 等のために、基板電圧発生回路(VBBゼネレー
タ)を備えるようにしている。また、メモリセルに接続
されているワード線をドライブするとき、アクセストラ
ンジスタによる電圧損失を補償するために外部供給電源
電圧Vccより高い電圧を発生するように、ブースト
(boosting) 回路又は昇圧回路を備えるようにしてい
る。このようなチップに備えられる基板電圧発生回路、
電圧昇圧回路の回路図を図2、図3に示す。
ップの電源接続により発振してパルス信号ΦOSCを出
力する発振器1と、パルス信号ΦOSCを入力として相
補的な(complementary )ドライブ信号を出力する基板
電圧ドライバ2と、この基板電圧ドライバ2の出力信号
を入力として基板電圧VBBを出力する基板電圧ポンピ
ング回路3と、基板電圧ポンピング回路3から出力され
た基板電圧VBBの電圧レベルを検出し、発振器1を制
御する基板電圧検出器4とから構成される。
る。チップが電源接続されるとすぐに発振器1は発振し
始め、60〜100nsの周期のパルス信号ΦOSCを
出力する。出力されたパルス信号ΦOSCは基板電圧ド
ライバ2に入力され、相補的な矩形波のドライブ信号が
出力される。このドライブ信号は基板電圧ポンピング回
路3に入力され、基板電圧ポンピング回路3はドライブ
信号に従って基板電圧を発生する。この動作は基板電圧
VBBが所定の電圧レベルとなるまで継続される。そし
て、基板電圧VBBが所定の電圧レベルになると、これ
が基板電圧検出器4により検出され、基板電圧検出器4
はその検出結果に応じて制御信号を出力して発振器1の
発振動作を中止させる。一方、基板電圧VBBが所定の
電圧レベルより低いときは、基板電圧検出器4による検
出結果に応じて出力される制御信号によって発振器1の
発振動作がエネーブルとされ、基板電圧発生動作が行わ
れるようになっている。
す。この回路の構成、動作特性は上記の基板電圧発生回
路のそれと同様なので、その詳しい説明は省略する。図
3の昇圧電圧回路から出力される昇圧電圧VPPは、チ
ップ内の周辺回路、例えばデータ出力バッファやワード
線ドライバの電圧源として使用される。
圧回路はチップ内に必ず備えられるもので、各電圧ポン
ピング回路(3、13)にはMOSキャパシタが利用さ
れ、基板電圧を負(−)の値に降圧させたり、昇圧電圧
を外部供給電源電圧より高電圧に昇圧させたりする。図
示のように従来では、基板電圧発生回路と電圧昇圧回路
とにそれぞれ別の発振器を備えるようになっている。こ
のような発振器のよく知られている回路の詳細を図4に
示す。同図より分かるようにこの発振器は、特にチップ
が待機状態にあるときにかなり電流を消費する。例え
ば、チップの動作電圧が3.3Vで、待機時の消費電流
が50μAのとき、この発振器で消費される電流は20
μAとなり、待機時の全消費電流の2/5を消費するこ
とになる。このような待機時の消費電流は、特に高集積
の半導体メモリ装置の低消費電力化にとって大きな障害
となる。しかも、図2、図3のように2個の発振器が設
けられていると、これにより消費される待機時の消費電
流も倍になってしまうので、低消費電力化が要求される
高集積半導体メモリ装置にとって解決すべき課題となっ
ている。
的は、チップの待機状態での消費電流をできるだけ抑制
できるようにされた、基板電圧及び昇圧電圧を発生する
電圧発生回路を提供することにある。
るために本発明は、基板電圧ポンピング回路の動作によ
って基板電圧を出力する基板電圧発生回路と、昇圧電圧
ポンピング回路の動作によって昇圧電圧を発生する電圧
昇圧回路とを有する半導体メモリ装置において、基板電
圧発生回路と電圧昇圧回路との待機状態で消費される消
費電流を抑制するために、基板電圧発生回路の基板電圧
ポンピング回路と電圧昇圧回路の昇圧電圧ポンピング回
路とが一つの発振器を共有するようにされ、該発振器の
発振動作により基板電圧発生回路と電圧昇圧回路とが各
々動作されるようになっていることを特徴とする。
を検出する検出器と、電圧昇圧回路の出力を検出する検
出器とを各々備え、該各検出器による検出結果に応じて
基板電圧発生回路と電圧昇圧回路とが相互に独立的に動
作されるようになっていることを特徴とする。
回路とが1個の発振器を共有するように構成されるの
で、待機状態で消費される消費電流が大幅に抑制される
ことになる。
参照して詳細に説明する。本発明による電圧発生回路の
実施例を図1に示す。図示のように、チップの電源接続
により発振動作して短形波のパルス信号ΦOSCを出力
する発振器100と、パルス信号ΦOSCを入力とし相
補的な基板電圧ドライブ信号を出力する基板電圧ドライ
バ110と、基板電圧ドライバ110の出力信号を入力
として基板電圧VBBを出力する基板電圧ポンピング回
路120と、基板電圧ポンピング回路120から出力さ
れた基板電圧VBBの電圧レベルを検出してこの検出結
果に応じて制御信号を出力し、発振器100及び基板電
圧ドライバ110を制御する基板電圧検出器130と、
パルス信号ΦOSCを入力として相補的な昇圧電圧ドラ
イブ信号を出力する昇圧電圧ドライバ140と、昇圧電
圧ドライバ140の出力信号を入力として昇圧電圧VP
Pを出力する昇圧電圧ポンピング回路150と、昇圧電
圧ポンピング回路150から出力された昇圧電圧VPP
の電圧レベルを検出してこの検出結果に応じて制御信号
を出力し、発振器100及び昇圧電圧ドライバ140を
制御する昇圧電圧検出器160と、基板電圧検出器13
0及び昇圧電圧検出器160からの各制御信号を入力と
して、これに従って発振器100を制御する発振器制御
回路170とから構成されている。
バ110、昇圧電圧ドライバ140、基板電圧ポンピン
グ回路120、昇圧電圧ポンピング回路150、基板電
圧検出器130、及び昇圧電圧検出器160の各構成
は、図2及び図3に示したものと同様の構成である。ま
た、発振器制御回路170は、この実施例ではNORゲ
ート101とインバータ102とで構成されている。
チップの電源接続により発振器100が発振し始め、パ
ルス信号ΦOSC(例えば60〜100ns程度)が出
力される。このパルス信号ΦOSCは基板電圧ドライバ
110、昇圧電圧ドライバ140に入力され、基板電圧
ドライバ110から相補的な基板電圧ドライブ信号、昇
圧電圧ドライバ140から相補的な昇圧電圧ドライブ信
号がそれぞれ出力される。そして、これら各ドライブ信
号により基板電圧ポンピング回路120、昇圧電圧ポン
ピング回路150がそれぞれ動作することは同図より容
易に理解できるであろう。
れた基板電圧VBBの電圧レベルは基板電圧検出器13
0により検出され、その検出結果に応じて発振器100
及び基板電圧ドライバ110の動作が制御される。この
とき、基板電圧検出器130は基板電圧ドライバ110
の動作を直接制御するような接続関係とされている。こ
れにより、基板電圧VBBが所定の電圧レベルになって
基板電圧ポンピング回路120の動作をディスエーブル
としなければならないとき、発振器100が昇圧電圧V
PP発生のために動作していても、基板電圧ポンピング
回路120は影響を受けないようになっている。反対
に、昇圧電圧VPPが所定の電圧レベルになって昇圧電
圧ポンピング回路150の動作をディスエーブルとしな
ければならないとき、発振器100が基板電圧VBB発
生のために動作していても、昇圧電圧ポンピング回路1
50は影響を受けないように、昇圧電圧検出器160は
昇圧電圧ドライバ140の動作を直接制御するような接
続関係とされている。
生回路は、基板電圧VBB又は昇圧電圧VPPのうちの
いずれか、あるいは両方が所定の電圧レベルとならない
場合に、発振器制御回路170によってすぐに発振器1
00が動作するようになっている。
の基板電圧発生回路及び電圧昇圧回路の各機能を実行し
つつも、発振器は一つのみとされ、これによってチップ
待機時に発振器で消費される消費電流を従来の回路に比
べて1/2に減少させることができる。
に立脚して実現した最適の実施例であって、これを構成
している発振器、ドライバ、電圧ポンピング回路、及び
検出器は、図示のようなものに限らず、その他にも様々
な回路で容易に実施することが可能である。
発生回路は、1個の発振器を用いて基板電圧発生及び電
圧昇圧発生の各機能を実行するようになっているので、
チップ待機時に発振器で消費される消費電流を半減させ
ることが可能となり、高集積半導体メモリ装置の待機時
の消費電流を大幅に減少させることができる。そのう
え、チップに備えられる発振器の数を減らすことが可能
となり、半導体メモリ装置の高集積化に大きく寄与でき
ることにもなる。
図。
回路図。
図。
回路図。
Claims (4)
- 【請求項1】 基板電圧発生回路と電圧昇圧回路とを備
えた電圧発生回路であって、基板電圧発生回路の基板電
圧ポンピング回路と電圧昇圧回路の昇圧電圧ポンピング
回路とが1つの発振器により形成される信号を各ドライ
バを介し入力してそれぞれ動作するようになっており、
そして、基板電圧発生回路の基板電圧検出器と電圧昇圧
回路の昇圧電圧検出器との両検出器の検出結果により前
記発振器が制御されると共に前記基板電圧検出器の検出
結果により前記基板電圧ポンピング回路の前記ドライバ
が制御され且つ前記昇圧電圧検出器の検出結果により前
記昇圧電圧ポンピング回路の前記ドライバが制御され、
これにより基板電圧発生回路と電圧昇圧回路とが相互に
独立的に動作するようになっていることを特徴とする電
圧発生回路。 - 【請求項2】 所定の基板電圧を出力する基板電圧ポン
ピング回路と、該基板電圧ポンピング回路から出力され
る基板電圧のレベルを検出する基板電圧検出器と、所定
の昇圧電圧を出力する昇圧電圧ポンピング回路と、該昇
圧電圧ポンピング回路から出力される昇圧電圧のレベル
を検出する昇圧電圧検出器とを有する半導体メモリ装置
において、 基板電圧ポンピング回路と昇圧電圧ポンピング回路とに
共有される発振器と、該発振器の出力信号を入力として
第1のドライブ信号を基板電圧ポンピング回路に出力
し、基板電圧検出器の出力信号により制御される基板電
圧ドライバと、前記発振器の出力信号を入力として第2
のドライブ信号を昇圧電圧ポンピング回路に出力し、昇
圧電圧検出器の出力信号により制御される昇圧電圧ドラ
イバと、基板電圧検出器及び昇圧電圧検出器の各出力信
号を入力として前記発振器の動作を制御する発振器制御
回路とを備え、前記発振器の発振動作により基板電圧ポ
ンピング回路と昇圧電圧ポンピング回路とが各々独立的
に動作するようになっていることを特徴とする半導体メ
モリ装置。 - 【請求項3】 発振器制御回路は、基板電圧検出器及び
昇圧電圧検出器の各出力信号を入力とするNORゲート
を備えている請求項2記載の半導体メモリ装置。 - 【請求項4】 基板電圧又は昇圧電圧が所定の電圧レベ
ルになったときに、基板電圧検出器又は昇圧電圧検出器
の出力信号により基板電圧ドライバ又は昇圧電圧ドライ
バの動作がディスエーブルとされることによって、基板
電圧ポンピング回路又は昇圧電圧ポンピング回路が発振
器の動作によりエネーブルとされることが防止されるよ
うになっている請求項2記載の半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910023944A KR950002015B1 (ko) | 1991-12-23 | 1991-12-23 | 하나의 오실레이터에 의해 동작되는 정전원 발생회로 |
KR1991P23944 | 1991-12-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05266661A JPH05266661A (ja) | 1993-10-15 |
JP2604530B2 true JP2604530B2 (ja) | 1997-04-30 |
Family
ID=19325601
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4342145A Expired - Fee Related JP2604530B2 (ja) | 1991-12-23 | 1992-12-22 | 基板電圧及び昇圧電圧を発生する電圧発生回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5396114A (ja) |
JP (1) | JP2604530B2 (ja) |
KR (1) | KR950002015B1 (ja) |
DE (1) | DE4243397C2 (ja) |
FR (1) | FR2687869A1 (ja) |
GB (1) | GB2262821B (ja) |
IT (1) | IT1256203B (ja) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3292417B2 (ja) * | 1994-02-15 | 2002-06-17 | 三菱電機株式会社 | 半導体装置 |
JPH07229932A (ja) * | 1994-02-17 | 1995-08-29 | Toshiba Corp | 電位検知回路 |
US5539338A (en) * | 1994-12-01 | 1996-07-23 | Analog Devices, Inc. | Input or output selectable circuit pin |
KR0137317B1 (ko) * | 1994-12-29 | 1998-04-29 | 김광호 | 반도체 메모리소자의 활성싸이클에서 사용되는 승압회로 |
JPH08203269A (ja) * | 1995-01-23 | 1996-08-09 | Mitsubishi Electric Corp | 内部電圧発生回路、半導体記憶装置および消費電流測定方法 |
JP3497601B2 (ja) * | 1995-04-17 | 2004-02-16 | 松下電器産業株式会社 | 半導体集積回路 |
US5519360A (en) * | 1995-07-24 | 1996-05-21 | Micron Technology, Inc. | Ring oscillator enable circuit with immediate shutdown |
US5602790A (en) * | 1995-08-15 | 1997-02-11 | Micron Technology, Inc. | Memory device with MOS transistors having bodies biased by temperature-compensated voltage |
JP2830807B2 (ja) * | 1995-11-29 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
JP2924949B2 (ja) * | 1996-04-15 | 1999-07-26 | 日本電気株式会社 | 半導体集積回路装置 |
WO1998020401A1 (en) * | 1996-11-05 | 1998-05-14 | Aplus Flash Technology, Inc. | Positive/negative high voltage charge pump system |
JPH1186536A (ja) * | 1997-09-12 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3028942B2 (ja) * | 1997-12-01 | 2000-04-04 | 日本電気アイシーマイコンシステム株式会社 | 電圧発生回路 |
KR100319164B1 (ko) * | 1997-12-31 | 2002-04-22 | 박종섭 | 다중레벨검출에의한다중구동장치및그방법 |
US6147547A (en) * | 1998-05-25 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Charge pump circuit capable of generating positive and negative voltages and nonvolatile semiconductor memory device comprising the same |
JP3802239B2 (ja) * | 1998-08-17 | 2006-07-26 | 株式会社東芝 | 半導体集積回路 |
US6275096B1 (en) * | 1999-12-14 | 2001-08-14 | International Business Machines Corporation | Charge pump system having multiple independently activated charge pumps and corresponding method |
JP4651766B2 (ja) * | 1999-12-21 | 2011-03-16 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
KR100353538B1 (ko) * | 2000-10-24 | 2002-09-27 | 주식회사 하이닉스반도체 | 반도체 장치의 전압 발생 조절 회로 |
US20030197546A1 (en) * | 2001-07-09 | 2003-10-23 | Samsung Electronics Co., Ltd. | Negative voltage generator for a semiconductor memory device |
DE10160614B4 (de) * | 2001-12-11 | 2008-04-30 | Infineon Technologies Ag | Halbleiterchips mit integrierter Schaltung und deren Verwendung |
US7545203B2 (en) * | 2005-09-29 | 2009-06-09 | Hynix Semiconductor, Inc. | Internal voltage generation circuit |
KR100857876B1 (ko) * | 2006-06-01 | 2008-09-10 | 주식회사 하이닉스반도체 | 반도체 소자의 내부전압 발생기 |
US7675802B2 (en) | 2006-09-29 | 2010-03-09 | Sandisk Corporation | Dual voltage flash memory card |
US7656735B2 (en) | 2006-09-29 | 2010-02-02 | Sandisk Corporation | Dual voltage flash memory methods |
KR100935583B1 (ko) * | 2007-11-08 | 2010-01-07 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
KR100930417B1 (ko) * | 2008-08-13 | 2009-12-08 | 주식회사 하이닉스반도체 | 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치 |
JP5227411B2 (ja) * | 2008-09-17 | 2013-07-03 | 旭化成エレクトロニクス株式会社 | チャージ・ポンプ回路及び半導体集積回路 |
DE102009045052B4 (de) * | 2008-09-30 | 2013-04-04 | Infineon Technologies Ag | Bereitstellen einer Versorgungsspannung für eine Ansteuerschaltung eines Halbleiterschaltelements |
US8248153B2 (en) * | 2010-06-29 | 2012-08-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for full clock cycle charge pump operation |
JP5587253B2 (ja) | 2011-06-27 | 2014-09-10 | ウィンボンド エレクトロニクス コーポレーション | 昇圧回路 |
DE102013207324A1 (de) | 2012-05-11 | 2013-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung und elektronisches Gerät |
US10002654B2 (en) * | 2015-06-26 | 2018-06-19 | Intel Corporation | Capacitive wordline boosting |
US11424676B2 (en) * | 2020-01-24 | 2022-08-23 | Stmicroelectronics International N.V. | Positive and negative charge pump control |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3009303A1 (de) * | 1980-03-11 | 1981-09-24 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
JPS577969A (en) * | 1980-06-18 | 1982-01-16 | Toshiba Corp | Semiconductor integrated circuit |
US4322675A (en) * | 1980-11-03 | 1982-03-30 | Fairchild Camera & Instrument Corp. | Regulated MOS substrate bias voltage generator for a static random access memory |
JPS5785253A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Semiconductor device |
JPS57199335A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Generating circuit for substrate bias |
US4439692A (en) * | 1981-12-07 | 1984-03-27 | Signetics Corporation | Feedback-controlled substrate bias generator |
US4485433A (en) * | 1982-12-22 | 1984-11-27 | Ncr Corporation | Integrated circuit dual polarity high voltage multiplier for extended operating temperature range |
US4585954A (en) * | 1983-07-08 | 1986-04-29 | Texas Instruments Incorporated | Substrate bias generator for dynamic RAM having variable pump current level |
JPS60253090A (ja) * | 1984-05-30 | 1985-12-13 | Hitachi Ltd | 半導体装置 |
US4631421A (en) * | 1984-08-14 | 1986-12-23 | Texas Instruments | CMOS substrate bias generator |
JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
US4656369A (en) * | 1984-09-17 | 1987-04-07 | Texas Instruments Incorporated | Ring oscillator substrate bias generator with precharge voltage feedback control |
JPS61269294A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 半導体メモリ |
NL8701278A (nl) * | 1987-05-29 | 1988-12-16 | Philips Nv | Geintegreerde cmos-schakeling met een substraatvoorspanningsgenerator. |
KR0133933B1 (ko) * | 1988-11-09 | 1998-04-25 | 고스기 노부미쓰 | 기판바이어스 발생회로 |
JPH0817033B2 (ja) * | 1988-12-08 | 1996-02-21 | 三菱電機株式会社 | 基板バイアス電位発生回路 |
KR910004737B1 (ko) * | 1988-12-19 | 1991-07-10 | 삼성전자 주식회사 | 백바이어스전압 발생회로 |
KR920010749B1 (ko) * | 1989-06-10 | 1992-12-14 | 삼성전자 주식회사 | 반도체 집적소자의 내부전압 변환회로 |
JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
-
1991
- 1991-12-23 KR KR1019910023944A patent/KR950002015B1/ko not_active IP Right Cessation
-
1992
- 1992-12-18 IT ITMI922911A patent/IT1256203B/it active IP Right Grant
- 1992-12-21 DE DE4243397A patent/DE4243397C2/de not_active Expired - Lifetime
- 1992-12-22 JP JP4342145A patent/JP2604530B2/ja not_active Expired - Fee Related
- 1992-12-23 FR FR9215630A patent/FR2687869A1/fr active Granted
- 1992-12-23 GB GB9226864A patent/GB2262821B/en not_active Expired - Lifetime
- 1992-12-23 US US07/997,302 patent/US5396114A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE4243397A1 (ja) | 1993-06-24 |
GB2262821B (en) | 1996-01-03 |
US5396114A (en) | 1995-03-07 |
ITMI922911A0 (it) | 1992-12-18 |
IT1256203B (it) | 1995-11-29 |
GB9226864D0 (en) | 1993-02-17 |
FR2687869B1 (ja) | 1997-02-14 |
ITMI922911A1 (it) | 1994-06-18 |
KR950002015B1 (ko) | 1995-03-08 |
GB2262821A (en) | 1993-06-30 |
DE4243397C2 (de) | 1999-07-15 |
FR2687869A1 (fr) | 1993-08-27 |
JPH05266661A (ja) | 1993-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2604530B2 (ja) | 基板電圧及び昇圧電圧を発生する電圧発生回路 | |
JP2697412B2 (ja) | ダイナミックram | |
US5193198A (en) | Method and apparatus for reduced power integrated circuit operation | |
GB2232829A (en) | An internal voltage converter in a semiconductor integrated circuit | |
US4585954A (en) | Substrate bias generator for dynamic RAM having variable pump current level | |
JP2003059269A (ja) | 単一チャージポンプを利用したデュアル電圧発生装置、発生回路及びその発生方法 | |
JPH06236686A (ja) | 半導体装置 | |
JPH05334875A (ja) | 半導体記憶装置 | |
JP4834261B2 (ja) | 昇圧電源発生回路 | |
JPH07240094A (ja) | 半導体集積回路装置 | |
JPH08279289A (ja) | ワード線電圧昇圧回路 | |
JPH08212781A (ja) | 昇圧回路 | |
JPH11339472A (ja) | 半導体集積回路装置 | |
JPH1079191A (ja) | 半導体メモリ装置の内部昇圧電圧発生器 | |
JPH09231769A (ja) | 半導体装置 | |
US6316985B1 (en) | Substrate voltage generating circuit provided with a transistor having a thin gate oxide film and a semiconductor integrated circuit device provided with the same | |
JP2632112B2 (ja) | 電圧発生回路 | |
JPH0935474A (ja) | 半導体記憶装置 | |
KR100230372B1 (ko) | 반도체 메모리 장치의 내부 전압 변환기 | |
KR20000009108A (ko) | 대기전류를 감소시킨 반도체 메모리용 고전원 발생장치 | |
JP2003132679A (ja) | 半導体装置 | |
JPH08205526A (ja) | 半導体集積回路の内部電圧昇圧回路 | |
JPH05189961A (ja) | 半導体記憶装置 | |
JPH08138375A (ja) | 半導体記憶装置 | |
KR20030093035A (ko) | 반도체 메모리 소자의 저 전류 소모형 고전압 발생 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100129 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110129 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110129 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120129 Year of fee payment: 15 |
|
LAPS | Cancellation because of no payment of annual fees |