KR20030093035A - 반도체 메모리 소자의 저 전류 소모형 고전압 발생 장치 - Google Patents

반도체 메모리 소자의 저 전류 소모형 고전압 발생 장치 Download PDF

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Abstract

본 발명에 따른 고전압 발생 장치는 제1 노드, 외부 전원 전압 레벨 감지부, 고전압 구동부 및 고전압 펌핑부를 포함한다. 외부 전원 전압 레벨 감지부는 외부 전원 전압과 제1 전압을 비교하여 그 비교결과를 출력한다. 고전압 구동부는 비교 결과에 응답하여 제1 노드로 외부 전원 전압을 출력하고, 고전압 펌핑부는 비교 결과에 응답하여 제1 노드로 외부 전원 전압보다 높은 고전압을 출력한다. 그리고 고전압 구동부와 고전압 펌핑부는 비교결과에 응답하여 배타적으로 인에이블된다. 본 발명에 따른 고전압 발생 장치를 채용할 경우 반도체 메모리 소자의 소모 전류를 최소화할 수 있다.

Description

반도체 메모리 소자의 저 전류 소모형 고전압 발생 장치{Low current consumption type Vpp power generator of semiconductor memory device}
본 발명은 반도체 메모리 소자의 고전압 발생 장치에 관한 것으로, 특히 저전류 소모형 고전압 발생 장치에 관한 것이다.
외부 전원 전압(VDD)이 낮아지고 고속 동작이 요구되면서, 반도체 메모리 소자의 워드라인 전압을 승압시켜, 낮은 전원 전압 마진을 확보하고, 메모리 셀로부터의 데이터 센싱 속도를 개선하고 있다. 예를 들면, 메모리 셀이 하나의 트랜지스터와 하나의 커패시터로 구성되는 DRAM의 경우 셀 트랜지스터는 pMOS 트랜지스터에 비해 적은 면적을 차지하는 nMOS 트랜지스터로 구성된다. 그런데, nMOS 트랜지스터는 데이터 "0" 은 잘 전달하지만, 데이터 "1"의 경우에는 문턱 전압(VTH) 강하를 보고 전달한다. 따라서 문턱 전압 만큼의 손실없이 완전한 외부 전원 전압(VDD)을 셀에 읽기(read)/쓰기(write)하기 위해서는 외부 전원 전압(VPP)보다 셀 트랜지스터의 문턱 전압(VTH)만큼 더 큰 전압인 고전압(VPP)을 사용한다.
고전압(VPP)은 외부 전원 전압(VDD)보다 높은 값을 유지해야 하기 때문에 메모리 소자 내부에서 외부 전원 전압(VDD)을 승압하여 사용한다. 대부분의 DRAM에서 차지 펌핑(Charge Pumping) 방식을 이용하여 고전압(VPP)을 발생시켜 사용한다.
그런데, 종래의 차지 펌핑 방식의 경우 고전압(VPP) 노드에서 전하를 소모하면 외부 전원 전압(VDD) 노드에서 소모된 전하의 약 3 배 정도를 보충해 주어야 한다. 즉, 고전압(VPP) 노드에서 소모된 전하에 대한 외부 전원 전압(VDD) 노드에서 공급해 주는 전하의 비인 효율(efficiency)이 약 30% 정도로 낮다. 그러므로, 외부 전원 전압(VDD) 노드의 전류 소모량이 증대한다. 그리고, 차지 펌프가 고전압(VPP) 노드에 전하를 공급할 수 있는 능력(capability)에 한계가 있어서 액티브(active) 모드와 같이 고전압(VPP) 노드에서 전하 소모가 많은 경우 노이즈에 취약하다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 저 전류 소모형 고전압 발생 장치를 제공하는 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 저전류 소모형 고전압 발생 장치의 구성 블록도이다.
도 2는 도 1의 외부 전원 전압 레벨 감지부에 입력되는 기준 전압을 제공하는 셀 어레이 내부 전압 발생 장치의 구성 블록도이다.
도 3a는 도 1의 외부 전원 전압 레벨 감지부의 상세 회로도이고, 도 3b는 도 3a의 동작 상태를 나타내는 그래프이다.
도 4는 도 1의 고전압(Vpp) 드라이버의 회로도이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 고전압 발생 장치는 일정 전압 레벨 이상의 외부 전원 전압에서는 고전압 노드를 외부 전원 전압 노드로 대체하고 외부 전원 전압과 내부 전압간의 레벨 차이가 작은 경우에는 고전압을 발생시켜 고전압을 동작에 사용해서 소모 전류를 최소화할 수 있는 고전압 발생 장치이다.
본 발명의 일 태양에 따른 고전압 발생 장치는 제1 노드, 외부 전원 전압 레벨 감지부, 고전압 구동부 및 고전압 펌핑부를 포함한다. 외부 전원 전압 레벨 감지부는 외부 전원 전압과 제1 전압을 비교하여 그 비교결과를 출력한다. 고전압 구동부는 비교 결과에 응답하여 제1 노드로 외부 전원 전압을 출력하고, 고전압 펌핑부는 비교 결과에 응답하여 제1 노드로 외부 전원 전압보다 높은 고전압을 출력한다. 그리고 고전압 구동부와 고전압 펌핑부는 비교결과에 응답하여 배타적으로 인에이블된다.
본 발명의 다른 태양에 따른 고전압 발생 장치는 제1 노드, 외부 전원 전압 레벨 감지부, 및 선택회로를 포함한다. 외부 전원 전압 레벨 감지부는 외부 전원 전압과 제1 전압을 비교하여 비교 결과를 출력한다. 선택 회로는 비교 결과에 응답하여 제1 노드로 외부 전원 전압 또는 외부 전원 전압보다 높은 고전압을 선택적으로 출력한다.
바람직하기로는 제1 전압은 기준 전압과 셀 트랜지스터의 문턱전압의 합이다.
본 발명에 따른 고전압 발생 장치를 채용할 경우 반도체 메모리 소자의 소모 전류를 최소화할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 고전압 발생 장치를 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주고 본 발명의 동작 상의 잇점 및 이에 의하여 달성되는 목적을 설명하기 위해 제공되는 것이다. 각 도면에서 동일한 참조 부호는 동일한 구성 요소를 지칭한다.
본 발명의 일 실시예에 따른 고전압(VPP) 발생 장치는 고집적 저전력 반도체 메모리 소자에 적용된다. 고집적 저전력 반도체 메모리 소자에서는 전력 소모 감소를 위해서 외부 전원 전압(VDD)을 낮출 것이 요구되고 있으나 여러 장애 요인으로 인해 외부 전원 전압(VDD)을 낮추는 것에 한계가 있다. 이에 소자의 신뢰성 향상, 전력 소모 감소, 외부 전원 전압(VDD) 변동에 상관없이 안정적인 소자의 동작 특성을 얻기 위해서 외부에서 인가되는 외부 전원 전압(VDD)을 수신하여 내부 전압 전환(Internal Voltage Converter) 회로를 거쳐 외부 전원 전압(VDD)보다 낮은 레벨을 갖는 내부 전압(IVC)을 사용하고 있다. 그런데, 최근 들어 내부 전압(IVC)의 레벨이 외부 전원 전압(VDD)보다 셀 트랜지스터의 문턱 전압(VTH) 이상으로 낮아지고 있다. 따라서, 본 발명의 고전압(VPP) 발생 장치는 일정 전압 레벨 이상의 외부 전원 전압(VDD)에서는 고전압(VPP) 노드를 외부 전원 전압(VDD) 노드로 대체하여 문턱 전압(VTH) 만큼의 손실없이 내부 전압(IVC)을 셀에 읽기(read)/쓰기(write)할 수 있도록 하고 외부 전원 전압(VDD)과 내부 전압(IVC)간의 레벨 차이가 작은 경우에는 고전압(VPP)을 발생시켜 고전압(VPP)을 동작에 사용할 수 있는 장치이다.
도 1은 본 발명의 일 실시예에 따른 고전압(VPP) 발생 장치의 구성 블록도이다. 도 1을 참조하여 고전압(VPP) 발생 장치의 구성과 동작을 구체적으로 설명한다. 본 발명의 일 실시예에 따른 고전압(VPP) 발생 장치는 외부 전원 전압(VDD) 레벨 감지부(10)와 선택회로(20, 30)로 구성된다. 선택회로(20, 30)는 외부 전원 전압(VDD) 레벨 감지부(10)의 출력에 응답하여 외부 전원 전압 또는 외부 전원 전압보다 높은 고전압을 선택적으로 출력한다. 선택 회로(20, 30)는 고전압(VPP) 구동부(20) 및 고전압(VPP) 펌핑부(30)로 구성된다.
외부 전원 전압(VDD) 레벨 감지부(10)는 외부 전원 전압(VDD)과 소정의 기준 전압(VREF)을 비교하여 제어신호(PEVCDETa 또는 PEVCDETb)를 발생시킨다. 구체적으로, 외부 전원 전압(VDD)이 기준 전압(VREF)과 셀 트랜지스터의 문턱 전압(VTH)의 합보다 클 경우 고전압(VPP) 구동부(20)를 인에이블시킴과 동시에 고전압(VPP) 펌핑부(30)를 디스에이블시킬 수 있는 제어 신호(PEVCDETa)를 발생시킨다.
고전압(VPP) 구동부(20)는 외부 전원 전압(VDD) 레벨 감지부(10)로부터 발생한 인에이블 제어 신호(PEVCDETa)에 응답하여 외부 전원 전압(VDD) 노드와 고전압(VPP) 노드를 단락시켜서 고전압(VPP) 전원을 외부 전원 전압(VDD) 전원으로 대체한다.
이와 동시에 외부 전원 전압(VDD) 레벨 감지부(10)로부터 발생한 제어 신호(PEVCDETa)는 고전압(VPP) 펌핑부(30)를 디스에이블시킨다. 고전압(VPP) 펌핑부(30)는 고전압 레벨감지부(32), 오실레이터(34), 전하 펌프 구동부(36) 및 전하 펌프(38)를 구비한다. 고전압 레벨감지부(32)는 고전압(VPP)과 기준 전압(VREF)을 비교하여 그 비교결과를 출력한다. 오실레이터(34)는 고전압(VPP) 레벨 감지부(32)의 출력신호에 응답하여 소정의 펄스를 발생시키고, 전하 펌프 구동부(36)는 오실레이터(34)의 출력신호에 응답하여 전하펌프(38)를 구동하기 위한 구동신호를 출력한다. 전하펌프(38)는 전하펌프 구동부(36)의 출력신호에 응답하여 승압된 전압을 출력한다.
고전압(VPP) 레벨 감지부(32), 오실레이터(34), 전하 펌프 구동부(36) 및 전하 펌프(38)의 적어도 하나는 제어신호(PEVCDETa)에 응답하여 디스에이블된다. 회로 동작의 효율을 고려할 때 고전압(VPP) 레벨 감지부(32)가 디스에이블되는 것이 바람직하다.
한편, 외부 전원 전압(VDD)이 기준 전압(VREF)과 셀 트랜지스터의 문턱 전압(VTH)의 합보다 작은 경우, 고전압(VPP) 구동부(20)는 제어 신호(PEVCDETb)에 응답하여 디스에이블됨과 동시에 고전압(VPP) 펌핑부(30)는 제어 신호(PEVCDETb)에 응답하여 인에이블된다. 고전압(VPP) 구동부(20)는 제어 신호(PEVCDETb)에 응답하여 외부 전원 전압(VDD) 노드와 고전압(VPP) 노드를 오픈시킨다. 이와 동시에 고전압(VPP) 펌핑부(30)는 제어 신호(PEVCDETb)에 응답하여 고전압(VPP)을 발생시킨다.
도 2를 참조하면, 셀 어레이 내부전원 발생장치(40)는 기준 전압 발생부(42), 전압 변환부(44) 및 IVC 구동부(46)를 구비한다. 기준 전압 발생부(42)는 전압 및 온도의 변화에 무관하게 내부 기준전압(VREFa)을 발생한다. 전압 변환부(44)는 기준 전압 발생부(42)에서 출력되는 기준전압(VREFa)에 응답하여 셀 어레이 내부에서 필요로 하는 소정의 전압레벨 신호로 변환하여 출력한다. IVC 구동부(46)는 전압변환부(44)의 출력신호에 응답하여 외부에서 인가되는 전원을 일정한 내부 전압(IVCa) 상태로 셀 어레이 내부로 공급한다. 내부 기준전압(VREFa) 또는 내부 전압(IVCa)은 도 1의 기준 전압(VREF)으로 사용될 수 있다. 필요에 따라서는 주변 회로부의 내부 전압 발생회로의 내부 기준전압(VREFp) 또는 주변 회로 내부 전압(IVCp) 또한 외부 전원 전압(VDD) 레벨 감지부(10)에 입력되는 기준 전압(VREF)으로 사용될 수도 있다.
도 3a는 외부 전원 전압(VDD) 레벨 감지부(10)의 상세회로도이다. 외부 전원 전압(VDD) 레벨 감지부(10)는 분압회로(11), 차동 증폭회로(13) 및 지연 및 반전 회로(15)로 구성된다. 분압회로(11)는 2개의 분배 저항들(R1, R2)의 비에 의해 외부 전원 전압(VDD)을 소정 비율로 분배한다. 바람직하기로는 분압회로(11)는 도 3b에 도시되어 있는 동작 상태 그래프와 같이, 외부 전원 전압(VDD)이 외부 전원 전압(VDD) 레벨 감지부(10)에 입력되는 기준 전압(VREF)보다 셀 트랜지스터의 문턱 전압(VTH)만큼 클 경우, 분압되어 출력되는 출력 전압(VDD_DIV)이 기준 전압(VREF)과 같거나 기준 전압보다 크도록 분배 저항들(R1, R2)의 값을 설정한다.
차동 증폭 회로(13)는 3개의 pMOS 트랜지스터들(P131, P132, P133)와 3개의 nMOS 트랜지스터들(N131, N132, N133)로 구성된 전류 미러형 차동 증폭회로로서 nMOS 트랜지스터(N133)의 게이트로 인가되는 분압회로(11)의 출력 전압(VDD_DIV)에서 nMOS 트랜지스터(N132)의 게이트로 인가되는 기준 전압(VREF)을 뺀 전압값에 비례하는 전압(SA)을 출력한다. 출력 전압(SA)은 pMOS 트랜지스터(P132)의 드레인과 nMOS 트랜지스터(N132)의 드레인 사이에서 출력된다.
지연 및 반전회로(115)는 상호 직렬로 연결된 3개의 인버터들(151, 153, 155)로 구성되어 차동 증폭 회로(13)의 출력 전압(SA)을 지연 및 반전시켜 제어신호(PEVCDETa 또는 PEVCDETb)를 발생시킨다.
도 4의 고전압(VPP) 구동부(20)는 외부 전원 전압(VDD)과 고전압(VPP) 노드 사이에 접속되는 pMOS 트랜지스터를 구비한다. pMOS 트랜지스터는 게이트로 입력되는 제어신호(PEVCDETa, PEVCDETb)에 응답하여 게이팅된다. 예컨대, pMOS 트랜지스터는 게이트로 입력되는 로우(low)인 인에이블 제어신호(PEVCDETa)에 응답하여 외부 전원 전압(VDD)을 고전압 노드(Vpp)로 공급한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 고전압 발생 장치는 외부 전원 전압(VDD)이 내부 전압(IVC)보다 셀의 문턱 전압(VTH) 이상만큼 클 경우 고전압(VPP) 전원을 외부 전원 전압(VDD) 으로 대체하기 때문에 고전압(VPP) 노드에서 소모된 전하에 대한 외부 전원전압(VDD) 노드에서 공급해 주는 전하의 비인 효율(efficiency)이 100%가 된다. 그러므로, 외부 전원 전압(VDD) 노드의 전류 소모량을 감소시킬 수 있다. 또 스탠바이 모드시의 누설전류도 상당 부분 감소시킬 수 있다.

Claims (3)

  1. 제1 노드;
    외부 전원 전압과 제1 전압을 비교하여 그 비교결과를 출력하는 외부 전원 전압 레벨 감지부;
    상기 비교결과에 응답하여 상기 제1 노드로 상기 외부 전원 전압을 출력하는 고전압 구동부; 및
    상기 비교결과에 응답하여 상기 제1 노드로 상기 외부 전원 전압보다 높은 고전압을 출력하는 고전압 펌핑부를 구비하며,
    상기 고전압 구동부와 상기 고전압 펌핑부는 상기 비교결과에 응답하여 배타적으로 인에이블되는 것을 특징으로 하는 고전압 발생장치.
  2. 제1 노드;
    외부 전원 전압과 제1 전압을 비교하여 그 비교결과를 출력하는 외부 전원 전압 레벨 감지부; 및
    상기 비교결과에 응답하여 상기 제1 노드로 상기 외부 전원 전압 또는 상기외부 전원 전압보다 높은 고전압을 선택적으로 출력하는 선택회로를 구비하는 것을 특징으로 하는 고전압 발생장치.
  3. 제1 항 또는 제2 항에 있어서, 상기 제1 전압은 기준 전압과 셀 트랜지스터의 문턱전압의 합인 것을 특징으로 하는 고전압 발생장치.
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