JPH05122032A - 発振停止検出装置 - Google Patents
発振停止検出装置Info
- Publication number
- JPH05122032A JPH05122032A JP28172591A JP28172591A JPH05122032A JP H05122032 A JPH05122032 A JP H05122032A JP 28172591 A JP28172591 A JP 28172591A JP 28172591 A JP28172591 A JP 28172591A JP H05122032 A JPH05122032 A JP H05122032A
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- JP
- Japan
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- circuit
- clock signal
- output
- oscillation
- input
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Abstract
(57)【要約】
【目的】 ゲートアレイ、ＰＬＡ等のデジタル素子のみ
で構成される発振停止検出装置を提供する。 【構成】 前段のＦＦ（フリップフロップ）のＱ出力が
後段のＦＦのＤ入力に入力される６個のＦＦ１〜６、Ｆ
Ｆ１〜６の出力のＡＮＤをとるＡＮＤ回路７、ＦＦ１〜
６の出力のＮＯＲをとるＮＯＲ回路８、およびＡＮＤ回
路７の出力とＮＯＲ回路８の出力とのＯＲをとるＯＲ回
路９を設けた。更に、ＦＦ１のＤ入力には、発振停止対
象のＣＬＫ１が入力されており、ＦＦ１〜６のクロック
入力には発振停止対象外のＣＬＫ２が入力されている。
そして、ＣＬＫ１の発振が「１」状態で停止した場合、
ＣＬＫ２の６回目の立上がりでＦＦ１〜６の出力が
「１」となり、ＡＮＤ回路７の出力は「１」となる。更
に、ＮＯＲ回路８の出力は「０」となり、ＯＲ回路９の
ＯＵＴは「１」となり、第１のクロック信号ＣＬＫ１の
発振停止が検出される。
で構成される発振停止検出装置を提供する。 【構成】 前段のＦＦ（フリップフロップ）のＱ出力が
後段のＦＦのＤ入力に入力される６個のＦＦ１〜６、Ｆ
Ｆ１〜６の出力のＡＮＤをとるＡＮＤ回路７、ＦＦ１〜
６の出力のＮＯＲをとるＮＯＲ回路８、およびＡＮＤ回
路７の出力とＮＯＲ回路８の出力とのＯＲをとるＯＲ回
路９を設けた。更に、ＦＦ１のＤ入力には、発振停止対
象のＣＬＫ１が入力されており、ＦＦ１〜６のクロック
入力には発振停止対象外のＣＬＫ２が入力されている。
そして、ＣＬＫ１の発振が「１」状態で停止した場合、
ＣＬＫ２の６回目の立上がりでＦＦ１〜６の出力が
「１」となり、ＡＮＤ回路７の出力は「１」となる。更
に、ＮＯＲ回路８の出力は「０」となり、ＯＲ回路９の
ＯＵＴは「１」となり、第１のクロック信号ＣＬＫ１の
発振停止が検出される。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号の発振停
止を検出する発振停止検出装置に関するものである。
止を検出する発振停止検出装置に関するものである。
【０００２】
【従来の技術】従来、クロック信号の発振停止を検出す
る発振停止検出装置が知られている。この発振停止検出
装置は、図５に示すように、端子Ａよりクロック信号Ｃ
ＬＫ１が入力されるＩＣ（例えば７４ＬＳ１２３）２１
を有しており、ＩＣ２１の端子Ｃと端子Ｒとにはコンデ
ンサ２２が接続されている。更に、ＩＣ２１の端子Ｒと
端子ＶＣＣとには抵抗２３が接続されており、端子Ｖｃ
ｃ、端子Ｂ、およびリセット端子には電源２４が接続さ
れている。従って、端子Ａへのクロック入力である「Ｃ
ＬＫ１」が停止すると、ＩＣ２１のＱ出力である「ＯＵ
Ｔ」は、図６に示すように、コンデンサ２２と抵抗２３
とで決まる時定数Ｔの後に「０」となり、これによりク
ロック発振の停止が検出される。
る発振停止検出装置が知られている。この発振停止検出
装置は、図５に示すように、端子Ａよりクロック信号Ｃ
ＬＫ１が入力されるＩＣ（例えば７４ＬＳ１２３）２１
を有しており、ＩＣ２１の端子Ｃと端子Ｒとにはコンデ
ンサ２２が接続されている。更に、ＩＣ２１の端子Ｒと
端子ＶＣＣとには抵抗２３が接続されており、端子Ｖｃ
ｃ、端子Ｂ、およびリセット端子には電源２４が接続さ
れている。従って、端子Ａへのクロック入力である「Ｃ
ＬＫ１」が停止すると、ＩＣ２１のＱ出力である「ＯＵ
Ｔ」は、図６に示すように、コンデンサ２２と抵抗２３
とで決まる時定数Ｔの後に「０」となり、これによりク
ロック発振の停止が検出される。
【０００３】また、積分比較器や、コンデンサの充放電
を用いてクロック信号の発振停止を検出する発振停止検
出装置もある。
を用いてクロック信号の発振停止を検出する発振停止検
出装置もある。
【０００４】
【発明が解決しようとする課題】従来の発振停止検出装
置は、以上のように構成されており、図５に示す発振停
止検出装置ではコンデンサ２２および抵抗２３のアナロ
グ回路を必要とし、また積分比較器や、コンデンサの充
放電を用いてクロック信号の発振停止を検出する発振停
止検出装置でも時定数を決定するのにコンデンサおよび
抵抗のアナログ回路を必要とするため、基板上の素子
数、素子種類が増加するという問題点があり、ゲートア
レイ、ＰＬＡ（programmable logic array) 等のデジタ
ル素子のみで実現できる発振停止検出装置が希求されて
いる。
置は、以上のように構成されており、図５に示す発振停
止検出装置ではコンデンサ２２および抵抗２３のアナロ
グ回路を必要とし、また積分比較器や、コンデンサの充
放電を用いてクロック信号の発振停止を検出する発振停
止検出装置でも時定数を決定するのにコンデンサおよび
抵抗のアナログ回路を必要とするため、基板上の素子
数、素子種類が増加するという問題点があり、ゲートア
レイ、ＰＬＡ（programmable logic array) 等のデジタ
ル素子のみで実現できる発振停止検出装置が希求されて
いる。
【０００５】この発明は、上記のような課題を解消する
ためになされたもので、本発明の目的は、ゲートアレ
イ、ＰＬＡ等のデジタル素子のみで構成される発振停止
検出装置を提供することにある。
ためになされたもので、本発明の目的は、ゲートアレ
イ、ＰＬＡ等のデジタル素子のみで構成される発振停止
検出装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、上述事情に鑑
みなされたものであって、この発明に係わる発振停止検
出装置は、発振停止の対象となる第１のクロック信号お
よび発振停止の対象とならない第２のクロック信号が入
力されかつ第１のクロック信号の有無により出力が変化
するデジタル回路を備え、デジタル回路の出力の変化に
より第１のクロック信号の発振停止を検出することを特
徴とするものである。
みなされたものであって、この発明に係わる発振停止検
出装置は、発振停止の対象となる第１のクロック信号お
よび発振停止の対象とならない第２のクロック信号が入
力されかつ第１のクロック信号の有無により出力が変化
するデジタル回路を備え、デジタル回路の出力の変化に
より第１のクロック信号の発振停止を検出することを特
徴とするものである。
【０００７】
【作用】上述構成に基づき、本発明係る発振停止検出装
置は、デジタル回路に発振停止の対象となる第１のクロ
ック信号および発振停止の対象とならない第２のクロッ
ク信号を入力し、第１のクロック信号の有無によりデジ
タル回路は出力を変化し、デジタル回路の出力の変化に
より第１のクロック信号の発振停止を検出する。
置は、デジタル回路に発振停止の対象となる第１のクロ
ック信号および発振停止の対象とならない第２のクロッ
ク信号を入力し、第１のクロック信号の有無によりデジ
タル回路は出力を変化し、デジタル回路の出力の変化に
より第１のクロック信号の発振停止を検出する。
【０００８】
【実施例】以下、この発明の一実施例を図を用いて説明
する。図１は、本発明に係る発振停止検出装置を示す回
路図である。発振停止検出装置は、シフトレジスタを構
成する６個のＤフリップフロップ１〜６、ＡＮＤ回路
７、ＮＯＲ回路８およびＯＲ回路９を有しており、Ｄフ
リップフロップ１のＤ入力には、発振停止の対象となる
第１のクロック信号ＣＬＫ１が入力されており、Ｄフリ
ップフロップ１のＱ出力は、ＡＮＤ回路７、ＮＯＲ回路
８およびＤフリップフロップ２のＤ入力に入力されるよ
うになっている。同様に、前段のＤフリップフロップの
Ｑ出力は、ＡＮＤ回路７、ＮＯＲ回路８および後段のＤ
フリップフロップのＤ入力に入力されるようになってお
り、全てのＤフリップフロップ１〜６のクロック入力に
は、発振停止の対象とならない第２のクロック信号ＣＬ
Ｋ２が入力されるようになっている。
する。図１は、本発明に係る発振停止検出装置を示す回
路図である。発振停止検出装置は、シフトレジスタを構
成する６個のＤフリップフロップ１〜６、ＡＮＤ回路
７、ＮＯＲ回路８およびＯＲ回路９を有しており、Ｄフ
リップフロップ１のＤ入力には、発振停止の対象となる
第１のクロック信号ＣＬＫ１が入力されており、Ｄフリ
ップフロップ１のＱ出力は、ＡＮＤ回路７、ＮＯＲ回路
８およびＤフリップフロップ２のＤ入力に入力されるよ
うになっている。同様に、前段のＤフリップフロップの
Ｑ出力は、ＡＮＤ回路７、ＮＯＲ回路８および後段のＤ
フリップフロップのＤ入力に入力されるようになってお
り、全てのＤフリップフロップ１〜６のクロック入力に
は、発振停止の対象とならない第２のクロック信号ＣＬ
Ｋ２が入力されるようになっている。
【０００９】次に、本実施例の作用について説明する。
第１のクロック信号ＣＬＫ１が発振している間、図２に
示すように、第２のクロック信号ＣＬＫ２が入力される
毎にＤフリップフロップ１のＤ入力の値は次段のフリッ
プフロップへシフトする。例えば、時刻Ｔ０において、
第１のクロック信号ＣＬＫ１は「１」状態であり、Ｄフ
リップフロップ１〜３の出力は「１」状態、かつＤフリ
ップフロップ４〜６の出力は「０」状態であり、ＡＮＤ
回路７の出力は「０」となり、ＮＯＲ回路８の出力は
「０」となり、これによりＯＲ回路９のＯＵＴは「０」
となる。同様に、時刻Ｔ１において、第１のクロック信
号ＣＬＫ１は「０」状態であり、Ｄフリップフロップ１
〜３の出力は「０」状態、かつＤフリップフロップ４〜
６の出力は「１」状態であり、ＡＮＤ回路７の出力は
「０」となり、ＮＯＲ回路８の出力は「０」となり、こ
れによりＯＲ回路９のＯＵＴは「０」となる。そして、
時刻Ｔ３において、第１のクロック信号ＣＬＫ１の発振
が「１」状態で停止した場合、第２のクロック信号ＣＬ
Ｋ２が入力される毎にＤフリップフロップ１のＤ入力の
値は次段のフリップフロップへシフトし、第２のクロッ
ク信号ＣＬＫ２の６回目の立上がり（時刻Ｔ４）で全て
のＤフリップフロップ１〜６の出力が「１」となり、こ
れによりＡＮＤ回路７の出力は「１」となる。更に、Ｎ
ＯＲ回路８の出力は「０」となり、これによりＯＲ回路
９のＯＵＴは「１」となり、第１のクロック信号ＣＬＫ
１の発振停止が検出される。また、第１のクロック信号
ＣＬＫ１の発振が「０」状態で停止した場合、第２のク
ロック信号ＣＬＫ２の６回目の立上がり（時刻Ｔ４）で
全てのＤフリップフロップ１〜６の出力が「０」とな
り、これによりＡＮＤ回路７の出力は「０」となり、Ｎ
ＯＲ回路８の出力は「１」となり、これによりＯＲ回路
９のＯＵＴは「１」となり、第１のクロック信号ＣＬＫ
１の発振停止が検出される。
第１のクロック信号ＣＬＫ１が発振している間、図２に
示すように、第２のクロック信号ＣＬＫ２が入力される
毎にＤフリップフロップ１のＤ入力の値は次段のフリッ
プフロップへシフトする。例えば、時刻Ｔ０において、
第１のクロック信号ＣＬＫ１は「１」状態であり、Ｄフ
リップフロップ１〜３の出力は「１」状態、かつＤフリ
ップフロップ４〜６の出力は「０」状態であり、ＡＮＤ
回路７の出力は「０」となり、ＮＯＲ回路８の出力は
「０」となり、これによりＯＲ回路９のＯＵＴは「０」
となる。同様に、時刻Ｔ１において、第１のクロック信
号ＣＬＫ１は「０」状態であり、Ｄフリップフロップ１
〜３の出力は「０」状態、かつＤフリップフロップ４〜
６の出力は「１」状態であり、ＡＮＤ回路７の出力は
「０」となり、ＮＯＲ回路８の出力は「０」となり、こ
れによりＯＲ回路９のＯＵＴは「０」となる。そして、
時刻Ｔ３において、第１のクロック信号ＣＬＫ１の発振
が「１」状態で停止した場合、第２のクロック信号ＣＬ
Ｋ２が入力される毎にＤフリップフロップ１のＤ入力の
値は次段のフリップフロップへシフトし、第２のクロッ
ク信号ＣＬＫ２の６回目の立上がり（時刻Ｔ４）で全て
のＤフリップフロップ１〜６の出力が「１」となり、こ
れによりＡＮＤ回路７の出力は「１」となる。更に、Ｎ
ＯＲ回路８の出力は「０」となり、これによりＯＲ回路
９のＯＵＴは「１」となり、第１のクロック信号ＣＬＫ
１の発振停止が検出される。また、第１のクロック信号
ＣＬＫ１の発振が「０」状態で停止した場合、第２のク
ロック信号ＣＬＫ２の６回目の立上がり（時刻Ｔ４）で
全てのＤフリップフロップ１〜６の出力が「０」とな
り、これによりＡＮＤ回路７の出力は「０」となり、Ｎ
ＯＲ回路８の出力は「１」となり、これによりＯＲ回路
９のＯＵＴは「１」となり、第１のクロック信号ＣＬＫ
１の発振停止が検出される。
【００１０】また、第１のクロック信号ＣＬＫ１と第２
のクロック信号ＣＬＫ２の周期の差が大きい場合には、
シフトレジスタの段数を増加させることにより対応する
ことができるが、第１のクロック信号ＣＬＫ１より第２
のクロック信号ＣＬＫ２の周期の方が大きい場合には、
図１に示す発振停止検出装置では対応できないので、第
１のクロック信号ＣＬＫ１より第２のクロック信号ＣＬ
Ｋ２の周期の方が大きい場合に対応できる発振停止検出
装置を説明する。この発振停止検出装置は、図３に示す
ように、第１のクロック信号ＣＬＫ１がリセット端子に
入力されると共に第２のクロック信号ＣＬＫ２がクロッ
ク端子に入力される同期カウンタ１１、および第１のク
ロック信号ＣＬＫ１がＮＯＴ回路１５を介してリセット
端子に入力されると共に第２のクロック信号ＣＬＫ２が
クロック端子に入力される同期カウンタ１２を有してい
る。なお、同期カウンタ１１、１２は、第２のクロック
信号ＣＬＫ２に１周期に対する第１のクロック信号ＣＬ
Ｋ１のパルス数以上をカウントし得るようになってい
る。そして、同期カウンタ１１、１２のキャリー端子に
はＯＲ回路１３が接続されており、ＯＲ回路１３の出力
はＤフリップフロップ１４のＤ入力に入力するようにな
っている。更に、Ｄフリップフロップ１４のリセット端
子には第２のクロック信号ＣＬＫ２が入力するようにな
っており、Ｄフリップフロップ１４の出力はＯＲ回路１
３の１つの入力に接続されている。
のクロック信号ＣＬＫ２の周期の差が大きい場合には、
シフトレジスタの段数を増加させることにより対応する
ことができるが、第１のクロック信号ＣＬＫ１より第２
のクロック信号ＣＬＫ２の周期の方が大きい場合には、
図１に示す発振停止検出装置では対応できないので、第
１のクロック信号ＣＬＫ１より第２のクロック信号ＣＬ
Ｋ２の周期の方が大きい場合に対応できる発振停止検出
装置を説明する。この発振停止検出装置は、図３に示す
ように、第１のクロック信号ＣＬＫ１がリセット端子に
入力されると共に第２のクロック信号ＣＬＫ２がクロッ
ク端子に入力される同期カウンタ１１、および第１のク
ロック信号ＣＬＫ１がＮＯＴ回路１５を介してリセット
端子に入力されると共に第２のクロック信号ＣＬＫ２が
クロック端子に入力される同期カウンタ１２を有してい
る。なお、同期カウンタ１１、１２は、第２のクロック
信号ＣＬＫ２に１周期に対する第１のクロック信号ＣＬ
Ｋ１のパルス数以上をカウントし得るようになってい
る。そして、同期カウンタ１１、１２のキャリー端子に
はＯＲ回路１３が接続されており、ＯＲ回路１３の出力
はＤフリップフロップ１４のＤ入力に入力するようにな
っている。更に、Ｄフリップフロップ１４のリセット端
子には第２のクロック信号ＣＬＫ２が入力するようにな
っており、Ｄフリップフロップ１４の出力はＯＲ回路１
３の１つの入力に接続されている。
【００１１】従って、第１のクロック信号ＣＬＫ１が発
振を行っている場合は、同期カウンタ１１、１２の出力
は「０」であり、ＯＲ回路１３の出力は「０」となり、
Ｄフリップフロップ１４の出力も「０」となる。そし
て、第１のクロック信号ＣＬＫ１が「０」状態で発振を
停止した場合、第１のクロック信号ＣＬＫ１が「０」状
態のため、同期カウンタ１１はリセットされつづけ、同
期カウンタ１２のみがカウントを行い、同期カウンタ１
２のカウント値がフルになると、キャリー端子から
「１」を出力する。すると、ＯＲ回路１３の出力はＤフ
リップフロップ１４の出力にかかわらず「１」となり、
Ｄフリップフロップ１４は第２のクロック信号ＣＬＫ２
が入力される毎に「１」を出力し、第１のクロック信号
ＣＬＫ１の発振停止が検出される。また、第１のクロッ
ク信号ＣＬＫ１が「１」状態で発振を停止した場合、同
期カウンタ１２はリセットされつづけ、同期カウンタ１
１のみがカウントを行い、同期カウンタ１１のカウント
値がフルになると、キャリー端子から「１」を出力す
る。すると、ＯＲ回路１３の出力はＤフリップフロップ
１４の出力にかかわらず「１」となり、Ｄフリップフロ
ップ１４は第２のクロック信号ＣＬＫ２が入力される毎
に「１」を出力し、第１のクロック信号ＣＬＫ１の発振
停止が検出される。
振を行っている場合は、同期カウンタ１１、１２の出力
は「０」であり、ＯＲ回路１３の出力は「０」となり、
Ｄフリップフロップ１４の出力も「０」となる。そし
て、第１のクロック信号ＣＬＫ１が「０」状態で発振を
停止した場合、第１のクロック信号ＣＬＫ１が「０」状
態のため、同期カウンタ１１はリセットされつづけ、同
期カウンタ１２のみがカウントを行い、同期カウンタ１
２のカウント値がフルになると、キャリー端子から
「１」を出力する。すると、ＯＲ回路１３の出力はＤフ
リップフロップ１４の出力にかかわらず「１」となり、
Ｄフリップフロップ１４は第２のクロック信号ＣＬＫ２
が入力される毎に「１」を出力し、第１のクロック信号
ＣＬＫ１の発振停止が検出される。また、第１のクロッ
ク信号ＣＬＫ１が「１」状態で発振を停止した場合、同
期カウンタ１２はリセットされつづけ、同期カウンタ１
１のみがカウントを行い、同期カウンタ１１のカウント
値がフルになると、キャリー端子から「１」を出力す
る。すると、ＯＲ回路１３の出力はＤフリップフロップ
１４の出力にかかわらず「１」となり、Ｄフリップフロ
ップ１４は第２のクロック信号ＣＬＫ２が入力される毎
に「１」を出力し、第１のクロック信号ＣＬＫ１の発振
停止が検出される。
【００１２】なお、第２のクロック信号ＣＬＫ２には、
発振モジュール等を用いてもよく、図４に示すようなＮ
ＯＴ回路が直列に複数個接続された自走クロック発振回
路を用いてもよい。この自走クロック発振回路を用いた
場合、発振回路と発振停止検出装置とをゲートアレー等
の１チップの素子上に作ることも可能であり、これによ
り基板の素子数削減、基板の面積縮小等を図ることがで
きる。
発振モジュール等を用いてもよく、図４に示すようなＮ
ＯＴ回路が直列に複数個接続された自走クロック発振回
路を用いてもよい。この自走クロック発振回路を用いた
場合、発振回路と発振停止検出装置とをゲートアレー等
の１チップの素子上に作ることも可能であり、これによ
り基板の素子数削減、基板の面積縮小等を図ることがで
きる。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
発振停止の対象となる第１のクロック信号および発振停
止の対象とならない第２のクロック信号をデジタル回路
に入力し、第１のクロック信号の有無によりデジタル回
路は出力を変化し、デジタル回路の出力の変化により第
１のクロック信号の発振停止を検出するように構成した
ので、コンデンサ、抵抗等のアナログ回路を必要とせ
ず、ゲートアレイ、ＰＬＡ等のデジタル素子のみで装置
を構成でき、これにより基板上の素子数、素子種類を低
減することができる。
発振停止の対象となる第１のクロック信号および発振停
止の対象とならない第２のクロック信号をデジタル回路
に入力し、第１のクロック信号の有無によりデジタル回
路は出力を変化し、デジタル回路の出力の変化により第
１のクロック信号の発振停止を検出するように構成した
ので、コンデンサ、抵抗等のアナログ回路を必要とせ
ず、ゲートアレイ、ＰＬＡ等のデジタル素子のみで装置
を構成でき、これにより基板上の素子数、素子種類を低
減することができる。
【図１】本発明に係る発振停止検出装置を示す回路図で
ある。
ある。
【図２】本発明の動作を示すタイムチャートである。
【図３】本発明の他の実施例を示す回路図である。
【図４】自走クロック発振回路を示す回路図である。
【図５】従来の発振停止検出装置を示す回路図である。
【図６】従来の動作を示すタイムチャートである。
１〜６、１４ フリップフロップ ７ ＡＮＤ回路 ８ ＮＯＲ回路 ９、１３ ＯＲ回路 １１、１２ 同期カウンタ １５ ＮＯＴ回路
Claims (1)
- 【請求項１】 発振停止の対象となる第１のクロック信
号および発振停止の対象とならない第２のクロック信号
が入力されかつ第１のクロック信号の有無により出力が
変化するデジタル回路を備え、 デジタル回路の出力の変化により第１のクロック信号の
発振停止を検出することを特徴とする発振停止検出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28172591A JPH05122032A (ja) | 1991-10-28 | 1991-10-28 | 発振停止検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28172591A JPH05122032A (ja) | 1991-10-28 | 1991-10-28 | 発振停止検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122032A true JPH05122032A (ja) | 1993-05-18 |
Family
ID=17643115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28172591A Pending JPH05122032A (ja) | 1991-10-28 | 1991-10-28 | 発振停止検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122032A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163224A (en) * | 1998-08-24 | 2000-12-19 | Nec Corporation | PLL circuit and method of controlling the same |
| JP2010148005A (ja) * | 2008-12-22 | 2010-07-01 | Denso Corp | 偶数段パルス遅延装置 |
-
1991
- 1991-10-28 JP JP28172591A patent/JPH05122032A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163224A (en) * | 1998-08-24 | 2000-12-19 | Nec Corporation | PLL circuit and method of controlling the same |
| JP2010148005A (ja) * | 2008-12-22 | 2010-07-01 | Denso Corp | 偶数段パルス遅延装置 |
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