JP2601220B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置及びその製造方法に関し、特に電気的に書込・消去が
可能なフラッシュメモリに関する。
置及びその製造方法に関し、特に電気的に書込・消去が
可能なフラッシュメモリに関する。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置の製造方
法について、図７（ａ）〜（ｃ）及び図８（ｄ）〜
（ｆ）で説明する。まず、図７（ａ）に示すように、半
導体基板（１）上に素子分離絶縁膜（２）として例えば
熱酸化法により４０００Å〜８０００Å程度の厚さの酸
化膜を形成し、第１のゲート絶縁膜（３）として例えば
熱酸化法により８０Å〜１５０Å程度の厚さの酸化膜を
形成する。
法について、図７（ａ）〜（ｃ）及び図８（ｄ）〜
（ｆ）で説明する。まず、図７（ａ）に示すように、半
導体基板（１）上に素子分離絶縁膜（２）として例えば
熱酸化法により４０００Å〜８０００Å程度の厚さの酸
化膜を形成し、第１のゲート絶縁膜（３）として例えば
熱酸化法により８０Å〜１５０Å程度の厚さの酸化膜を
形成する。
【０００３】続いて、図７（ｂ）に示すように、全面に
第１の多結晶シリコン膜（４）を例えば１０００Å〜２
０００Å程度の厚さに形成し、不純物として例えば燐を
導入し、第２のゲート絶縁膜（５）として例えば酸化膜
を１００Å〜３００Å程度形成し、第２の多結晶シリコ
ン膜（６）を例えば２０００Å〜４０００Å程度の厚さ
に形成し、不純物として例えば燐を導入する。その後図
７（ｃ）に示すように、公知のフォトリソグラフィー技
術を用いて、浮遊ゲート電極（４ａ）、第２のゲート絶
縁膜（５ａ）、制御ゲート電極（６ａ）を形成する。
第１の多結晶シリコン膜（４）を例えば１０００Å〜２
０００Å程度の厚さに形成し、不純物として例えば燐を
導入し、第２のゲート絶縁膜（５）として例えば酸化膜
を１００Å〜３００Å程度形成し、第２の多結晶シリコ
ン膜（６）を例えば２０００Å〜４０００Å程度の厚さ
に形成し、不純物として例えば燐を導入する。その後図
７（ｃ）に示すように、公知のフォトリソグラフィー技
術を用いて、浮遊ゲート電極（４ａ）、第２のゲート絶
縁膜（５ａ）、制御ゲート電極（６ａ）を形成する。
【０００４】続いて図８（ｄ）に示すように、公知のフ
ォトリソグラフィー技術を用いて、ソース拡散層を高耐
圧とするための半導体基板と逆導電型の第３の半導体領
域（９）を、例えば燐をイオン注入法により導入し形成
する。続いて図８（ｅ）に示すように、ソース拡散層及
びドレイン拡散層となる半導体基板と逆導電型の第１の
半導体領域（７ａ）及び第２の半導体領域（７ｂ）を、
例えばヒ素をイオン注入法により導入して形成する。最
後に図８（ｆ）に示すように、層間絶縁膜（１０）を形
成した後、コンタクト孔を形成し電極配線（１１）を形
成して半導体装置とする。このような従来の半導体装置
の製造方法について、例えば特開昭６１−１２７１７９
号で提案されている。
ォトリソグラフィー技術を用いて、ソース拡散層を高耐
圧とするための半導体基板と逆導電型の第３の半導体領
域（９）を、例えば燐をイオン注入法により導入し形成
する。続いて図８（ｅ）に示すように、ソース拡散層及
びドレイン拡散層となる半導体基板と逆導電型の第１の
半導体領域（７ａ）及び第２の半導体領域（７ｂ）を、
例えばヒ素をイオン注入法により導入して形成する。最
後に図８（ｆ）に示すように、層間絶縁膜（１０）を形
成した後、コンタクト孔を形成し電極配線（１１）を形
成して半導体装置とする。このような従来の半導体装置
の製造方法について、例えば特開昭６１−１２７１７９
号で提案されている。
【０００５】
【発明が解決しようとする課題】このような従来例で
は、ソース側の浅い拡散層と深い拡散層とが自己整合的
に形成されるために、深い拡散層の不純物の濃度を大き
くすると、深い拡散層は、更に深くなって浮遊ゲート電
極との対向面積が大きくなり、容量値が増大し消去速度
が劣化するという問題があった。
は、ソース側の浅い拡散層と深い拡散層とが自己整合的
に形成されるために、深い拡散層の不純物の濃度を大き
くすると、深い拡散層は、更に深くなって浮遊ゲート電
極との対向面積が大きくなり、容量値が増大し消去速度
が劣化するという問題があった。
【０００６】
【課題を解決するための手段】本発明は、第１導電型の
半導体基板の一主面にソース及びドレインとなる前記第
１導電型と逆導電型の第２導電型の第１及び第２半導体
領域と、この第１及び第２半導体領域の間のチャネル領
域上に形成された第１のゲート絶縁膜を介して浮遊ゲー
ト電極を有し、前記浮遊ゲート電極上部に第２のゲート
絶縁膜を介して制御ゲート電極を有する不揮発性半導体
記憶装置において、前記ソースとなる第１の半導体領域
が第２導電型の第３の半導体領域に包含されており、前
記第１の半導体領域の前記半導体基板の一主面からの深
さに対する前記浮遊ゲート電極端からチャネル方向への
前記第１の半導体領域の横方向深さの比が、前記第３の
半導体領域の前記半導体基板の一主面からの深さに対す
る前記浮遊ゲート電極端からチャネル方向への前記第３
の半導体領域の横方向深さの比より大きいことを特徴と
する不揮発性半導体記憶装置である。
半導体基板の一主面にソース及びドレインとなる前記第
１導電型と逆導電型の第２導電型の第１及び第２半導体
領域と、この第１及び第２半導体領域の間のチャネル領
域上に形成された第１のゲート絶縁膜を介して浮遊ゲー
ト電極を有し、前記浮遊ゲート電極上部に第２のゲート
絶縁膜を介して制御ゲート電極を有する不揮発性半導体
記憶装置において、前記ソースとなる第１の半導体領域
が第２導電型の第３の半導体領域に包含されており、前
記第１の半導体領域の前記半導体基板の一主面からの深
さに対する前記浮遊ゲート電極端からチャネル方向への
前記第１の半導体領域の横方向深さの比が、前記第３の
半導体領域の前記半導体基板の一主面からの深さに対す
る前記浮遊ゲート電極端からチャネル方向への前記第３
の半導体領域の横方向深さの比より大きいことを特徴と
する不揮発性半導体記憶装置である。
【０００７】また、本発明は、半導体基板上の第１のゲ
ート絶縁膜上に浮遊ゲート電極及び第２のゲート絶縁膜
及び制御ゲート電極を形成する工程と、前記制御ゲート
電極パターンをマスクとして前記半導体基板と逆導電型
の第１の不純物イオンを注入する工程と、前記浮遊ゲー
ト電極及び制御ゲート電極の側面部にシリコン酸化膜を
形成する工程と、ソース側にのみ前記半導体基板と逆導
電型の第２の不純物イオンを注入する工程とを有する不
揮発性半導体記憶装置の製造方法である。
ート絶縁膜上に浮遊ゲート電極及び第２のゲート絶縁膜
及び制御ゲート電極を形成する工程と、前記制御ゲート
電極パターンをマスクとして前記半導体基板と逆導電型
の第１の不純物イオンを注入する工程と、前記浮遊ゲー
ト電極及び制御ゲート電極の側面部にシリコン酸化膜を
形成する工程と、ソース側にのみ前記半導体基板と逆導
電型の第２の不純物イオンを注入する工程とを有する不
揮発性半導体記憶装置の製造方法である。
【０００８】さらに、本発明は、半導体基板上の第１の
ゲート絶縁膜上に浮遊ゲート電極及び第２のゲート絶縁
膜及び制御ゲート電極を形成する工程と、前記浮遊ゲー
ト電極及び制御ゲート電極の側面部にシリコン窒化膜を
形成する工程と、ソース側にのみ前記半導体基板と逆導
電型の第１の不純物イオンを注入する工程と、前記シリ
コン窒化膜を除去した後に、前記制御ゲート電極パター
ンをマスクとして前記半導体基板と逆導電型の第２の不
純物イオンを注入する工程を有する不揮発性半導体記憶
装置の製造方法である。
ゲート絶縁膜上に浮遊ゲート電極及び第２のゲート絶縁
膜及び制御ゲート電極を形成する工程と、前記浮遊ゲー
ト電極及び制御ゲート電極の側面部にシリコン窒化膜を
形成する工程と、ソース側にのみ前記半導体基板と逆導
電型の第１の不純物イオンを注入する工程と、前記シリ
コン窒化膜を除去した後に、前記制御ゲート電極パター
ンをマスクとして前記半導体基板と逆導電型の第２の不
純物イオンを注入する工程を有する不揮発性半導体記憶
装置の製造方法である。
【０００９】
【作用】本発明の不揮発性半導体記憶装置においては、
第１の半導体領域の半導体基板の一主面からの深さに対
する浮遊ゲート電極端からチャネル方向への第１の半導
体領域の横方向深さの比が、第３の半導体領域の半導体
基板の一主面からの深さに対する浮遊ゲート電極端から
チャネル方向への第３の半導体領域の横方向深さの比よ
り大きいことにより、消去動作の速度の劣化を伴わず、
消去時の漏れ電流を低減することができるものである。
第１の半導体領域の半導体基板の一主面からの深さに対
する浮遊ゲート電極端からチャネル方向への第１の半導
体領域の横方向深さの比が、第３の半導体領域の半導体
基板の一主面からの深さに対する浮遊ゲート電極端から
チャネル方向への第３の半導体領域の横方向深さの比よ
り大きいことにより、消去動作の速度の劣化を伴わず、
消去時の漏れ電流を低減することができるものである。
【００１０】
【実施例】本発明の実施例について図面を参照して説明
する。 ［実施例１］図１は、本発明の一実施例のメモリセル構
造断面の部分拡大図であり、また図２及び図３は、本発
明の第１の実施例の製造工程の断面図である。まず、図
２（ａ）〜（ｃ）及び図３（ｄ）〜（ｆ）で製造工程を
説明する。図２（ａ）に示すように、半導体基板（１）
上に素子分離絶縁膜（２）として例えば熱酸化法により
４０００Å〜８０００Å程度の厚さの酸化膜を形成し、
第１のゲート絶縁膜（３）として例えば熱酸化法により
８０Å〜１５０Å程度の厚さの酸化膜を形成する。
する。 ［実施例１］図１は、本発明の一実施例のメモリセル構
造断面の部分拡大図であり、また図２及び図３は、本発
明の第１の実施例の製造工程の断面図である。まず、図
２（ａ）〜（ｃ）及び図３（ｄ）〜（ｆ）で製造工程を
説明する。図２（ａ）に示すように、半導体基板（１）
上に素子分離絶縁膜（２）として例えば熱酸化法により
４０００Å〜８０００Å程度の厚さの酸化膜を形成し、
第１のゲート絶縁膜（３）として例えば熱酸化法により
８０Å〜１５０Å程度の厚さの酸化膜を形成する。
【００１１】続いて、図２（ｂ）に示すように、全面に
第１の多結晶シリコン膜（４）を例えば１０００Å〜２
０００Å程度の厚さに形成し、不純物として例えば燐を
導入し、第２のゲート絶縁膜（５）として例えば酸化膜
を１００Å〜３００Å程度形成し、第２の多結晶シリコ
ン膜（６）を例えば２０００Å〜４０００Å程度の厚さ
に形成し、不純物として例えば燐を導入する。その後、
図２（ｃ）に示すように、公知のフォトリソグラフィー
技術を用いて、浮遊ゲート電極（４ａ）、第２のゲート
絶縁膜（５ａ）、制御ゲート電極（６ａ）を形成し、ソ
ース拡散層及びドレイン拡散層となる半導体基板と逆導
電型の第１の半導体領域（７ａ）及び第２の半導体領域
（７ｂ）を、例えばヒ素をイオン注入法により１×１０
１５ｃｍ−２〜１×１０１６ｃｍ−２の範囲で導入して
形成する。
第１の多結晶シリコン膜（４）を例えば１０００Å〜２
０００Å程度の厚さに形成し、不純物として例えば燐を
導入し、第２のゲート絶縁膜（５）として例えば酸化膜
を１００Å〜３００Å程度形成し、第２の多結晶シリコ
ン膜（６）を例えば２０００Å〜４０００Å程度の厚さ
に形成し、不純物として例えば燐を導入する。その後、
図２（ｃ）に示すように、公知のフォトリソグラフィー
技術を用いて、浮遊ゲート電極（４ａ）、第２のゲート
絶縁膜（５ａ）、制御ゲート電極（６ａ）を形成し、ソ
ース拡散層及びドレイン拡散層となる半導体基板と逆導
電型の第１の半導体領域（７ａ）及び第２の半導体領域
（７ｂ）を、例えばヒ素をイオン注入法により１×１０
１５ｃｍ−２〜１×１０１６ｃｍ−２の範囲で導入して
形成する。
【００１２】続いて、図３（ｄ）に示すように、化学気
相成長法により、酸化膜を例えば２０００Å〜５０００
Å程度成長させた後、全面を異方性のあるエッチングに
晒して、浮遊ゲート電極（４ａ）、第２ゲート絶縁膜
（５ａ）、制御ゲート電極（６ａ）の側壁に側壁絶縁膜
（８ａ）を形成し、次に図３（ｅ）のように、公知のフ
ォトリソグラフィー技術により、ソース拡散層を高耐圧
にするための半導体基板と逆導電型の第３の半導体領域
（９）を、例えば燐をイオン注入法により５×１０１４
ｃｍ−２〜５×１０１５ｃｍ−２の範囲で導入して形成
する。この時に、熱処理を例えば９００℃〜９５０℃の
範囲で行って第３の半導体領域（９）を深く形成しても
良い。最後に、図３（ｆ）に示すように、層間絶縁膜
（１０）を形成した後、コンタクト孔を形成し、電極配
線（１１）を形成して半導体装置とする。
相成長法により、酸化膜を例えば２０００Å〜５０００
Å程度成長させた後、全面を異方性のあるエッチングに
晒して、浮遊ゲート電極（４ａ）、第２ゲート絶縁膜
（５ａ）、制御ゲート電極（６ａ）の側壁に側壁絶縁膜
（８ａ）を形成し、次に図３（ｅ）のように、公知のフ
ォトリソグラフィー技術により、ソース拡散層を高耐圧
にするための半導体基板と逆導電型の第３の半導体領域
（９）を、例えば燐をイオン注入法により５×１０１４
ｃｍ−２〜５×１０１５ｃｍ−２の範囲で導入して形成
する。この時に、熱処理を例えば９００℃〜９５０℃の
範囲で行って第３の半導体領域（９）を深く形成しても
良い。最後に、図３（ｆ）に示すように、層間絶縁膜
（１０）を形成した後、コンタクト孔を形成し、電極配
線（１１）を形成して半導体装置とする。
【００１３】次に、本発明の不揮発性半導体記憶装置に
ついての一実施例を、図１に示すメモリセル構造断面の
部分拡大図で説明する。図１は、図２（ｆ）に示すよう
な半導体装置のメモリセル構造断面を拡大して示したも
ので、半導体基板（１）の一主面に第１の半導体領域
（７ａ）が第２導電型の第３の半導体領域（９）に包含
されている。また半導体基板（１）に浮遊ゲート電極
（４ａ）、制御ゲート電極（６ａ）、側壁絶縁膜（８
ａ）を形成したものである。
ついての一実施例を、図１に示すメモリセル構造断面の
部分拡大図で説明する。図１は、図２（ｆ）に示すよう
な半導体装置のメモリセル構造断面を拡大して示したも
ので、半導体基板（１）の一主面に第１の半導体領域
（７ａ）が第２導電型の第３の半導体領域（９）に包含
されている。また半導体基板（１）に浮遊ゲート電極
（４ａ）、制御ゲート電極（６ａ）、側壁絶縁膜（８
ａ）を形成したものである。
【００１４】また、図１において、Ｗ１は、浮遊ゲート
電極（４ａ）の端からチャネル方向への第３の半導体領
域（９）の横方向深さで、即ち浮遊ゲート電極（４ａ）
と第１の半導体領域（７ａ）及び第３の半導体領域
（９）が重なる幅である。ＷＡは、浮遊ゲート電極（４
ａ）の端からチャネル方向への第１の半導体領域（７
ａ）の横方向深さで、即ち浮遊ゲート電極（４ａ）と第
１の半導体領域（７ａ）が重なる幅である。ＤＰは、第
３の半導体領域（９）の半導体基板（１）の一主面から
の深さ、即ち第３の半導体領域（９）の深さであり、Ｄ
Ａは、第１の半導体領域（７ａ）の半導体基板（１）の
一主面からの深さ、即ち第１の半導体領域（７ａ）の深
さである。
電極（４ａ）の端からチャネル方向への第３の半導体領
域（９）の横方向深さで、即ち浮遊ゲート電極（４ａ）
と第１の半導体領域（７ａ）及び第３の半導体領域
（９）が重なる幅である。ＷＡは、浮遊ゲート電極（４
ａ）の端からチャネル方向への第１の半導体領域（７
ａ）の横方向深さで、即ち浮遊ゲート電極（４ａ）と第
１の半導体領域（７ａ）が重なる幅である。ＤＰは、第
３の半導体領域（９）の半導体基板（１）の一主面から
の深さ、即ち第３の半導体領域（９）の深さであり、Ｄ
Ａは、第１の半導体領域（７ａ）の半導体基板（１）の
一主面からの深さ、即ち第１の半導体領域（７ａ）の深
さである。
【００１５】本発明の、この一実施例において、第１の
半導体領域（７ａ）の半導体基板（１）の一主面からの
深さ「ＤＡ」に対する、浮遊ゲート電極（４ａ）端から
チャネル方向への第１の半導体領域（７ａ）の横方向深
さ「ＷＡ」の比「ＷＡ／ＤＡ」は、第３の半導体領域
（９）の半導体基板（１）の一主面からの深さ「ＤＰ」
に対する浮遊ゲート電極（４ａ）の端からチャネル方向
への第３の半導体領域（９）の横方向深さ「Ｗ１」の比
「Ｗ１／ＤＰ」より大きいもの（（ＷＡ／ＤＡ）＞（Ｗ
１／ＤＰ））である。即ち、ソース拡散層を形成する第
１の半導体領域（７ａ）と第３の半導体領域（９）との
関係において、第１の半導体領域（７ａ）の深さＤＡと
浮遊ゲート電極（４ａ）との重なり幅ＷＡの比ＷＡ／Ｄ
Ａよりも、第３の半導体領域（９）の深さＤＰと浮遊ゲ
ート電極（４ａ）との重なり幅Ｗ１の比Ｗ１／ＤＰの方
が小さく、ＷＡ＜Ｗ１の関係にあるものである。
半導体領域（７ａ）の半導体基板（１）の一主面からの
深さ「ＤＡ」に対する、浮遊ゲート電極（４ａ）端から
チャネル方向への第１の半導体領域（７ａ）の横方向深
さ「ＷＡ」の比「ＷＡ／ＤＡ」は、第３の半導体領域
（９）の半導体基板（１）の一主面からの深さ「ＤＰ」
に対する浮遊ゲート電極（４ａ）の端からチャネル方向
への第３の半導体領域（９）の横方向深さ「Ｗ１」の比
「Ｗ１／ＤＰ」より大きいもの（（ＷＡ／ＤＡ）＞（Ｗ
１／ＤＰ））である。即ち、ソース拡散層を形成する第
１の半導体領域（７ａ）と第３の半導体領域（９）との
関係において、第１の半導体領域（７ａ）の深さＤＡと
浮遊ゲート電極（４ａ）との重なり幅ＷＡの比ＷＡ／Ｄ
Ａよりも、第３の半導体領域（９）の深さＤＰと浮遊ゲ
ート電極（４ａ）との重なり幅Ｗ１の比Ｗ１／ＤＰの方
が小さく、ＷＡ＜Ｗ１の関係にあるものである。
【００１６】続いて、本発明の実施例の動作について説
明する。本発明の一実施例のメモリセルの断面図を図６
（ａ）に示し、その容量値の関係を示したものを図６
（ｂ）に示す。まず、書込みは、制御ゲート電極（６
ａ）の端子（ＣＧ）に高電圧を例えば＋１２Ｖ程度を印
加し、第２の半導体領域（７ｂ）の端子（Ｄ）に例えば
＋６Ｖ程度を印加し、第１の半導体領域（７ａ）及び第
３の半導体領域（９）の端子（Ｓ）及び半導体基板
（１）の端子（ＳＵＢ）を接地電位とし、ホットエレク
トロンを発生させ、これを浮遊ゲート電極（４ａ）へ注
入することにより、メモリセルの閾値電圧を高くして行
う。
明する。本発明の一実施例のメモリセルの断面図を図６
（ａ）に示し、その容量値の関係を示したものを図６
（ｂ）に示す。まず、書込みは、制御ゲート電極（６
ａ）の端子（ＣＧ）に高電圧を例えば＋１２Ｖ程度を印
加し、第２の半導体領域（７ｂ）の端子（Ｄ）に例えば
＋６Ｖ程度を印加し、第１の半導体領域（７ａ）及び第
３の半導体領域（９）の端子（Ｓ）及び半導体基板
（１）の端子（ＳＵＢ）を接地電位とし、ホットエレク
トロンを発生させ、これを浮遊ゲート電極（４ａ）へ注
入することにより、メモリセルの閾値電圧を高くして行
う。
【００１７】また、消去は、制御ゲート電極（６ａ）の
端子（ＣＧ）及び半導体基板（１）の端子（ＳＵＢ）を
接地電位にし、第２の半導体領域（７ｂ）の端子（Ｄ）
を開放にし、第１の半導体領域（７ａ）及び第３の半導
体領域（９）の端子（Ｓ）に高電圧を例えば＋１２Ｖ程
度を印加して、浮遊ゲート電極（４ａ）からＦ−Ｎトン
ネル現象により、電子を注出して、メモリセルの閾値電
圧を低くして行う。そして、読み出しは、制御ゲート電
極（６ａ）の端子（ＣＧ）に例えば＋５Ｖを、第２の半
導体領域（７ｂ）の端子（Ｄ）に例えば＋１Ｖ、第１の
半導体領域（７ａ）及び第３の半導体領域（９）の端子
（Ｓ）及び半導体基板（１）の端子（ＳＵＢ）を接地電
位にし、メモリセルに電流が流れるか、流れないかによ
り判定を行う。
端子（ＣＧ）及び半導体基板（１）の端子（ＳＵＢ）を
接地電位にし、第２の半導体領域（７ｂ）の端子（Ｄ）
を開放にし、第１の半導体領域（７ａ）及び第３の半導
体領域（９）の端子（Ｓ）に高電圧を例えば＋１２Ｖ程
度を印加して、浮遊ゲート電極（４ａ）からＦ−Ｎトン
ネル現象により、電子を注出して、メモリセルの閾値電
圧を低くして行う。そして、読み出しは、制御ゲート電
極（６ａ）の端子（ＣＧ）に例えば＋５Ｖを、第２の半
導体領域（７ｂ）の端子（Ｄ）に例えば＋１Ｖ、第１の
半導体領域（７ａ）及び第３の半導体領域（９）の端子
（Ｓ）及び半導体基板（１）の端子（ＳＵＢ）を接地電
位にし、メモリセルに電流が流れるか、流れないかによ
り判定を行う。
【００１８】上記動作において、消去の場合の動作速度
は、浮遊ゲート電極（４ａ）と第１の半導体領域（７
ａ）及び第３の半導体領域（９）との間の電界に比例
し、第１のゲート絶縁膜（３）の厚さをｄ、消去時に端
子（Ｓ）に印加する電圧をＶｓとすると電界の値は、 （（Ｃ１＋Ｃ２＋ＣＤ）／（Ｃ１＋Ｃ２＋ＣＤ＋
ＣＳ））×（Ｖｓ／ｄ） となる。即ち、ＣＳに着目すると、ＣＳが小さくなる程
電界の値は大きくなり、消去の動作速度が速くなるとい
うことである。
は、浮遊ゲート電極（４ａ）と第１の半導体領域（７
ａ）及び第３の半導体領域（９）との間の電界に比例
し、第１のゲート絶縁膜（３）の厚さをｄ、消去時に端
子（Ｓ）に印加する電圧をＶｓとすると電界の値は、 （（Ｃ１＋Ｃ２＋ＣＤ）／（Ｃ１＋Ｃ２＋ＣＤ＋
ＣＳ））×（Ｖｓ／ｄ） となる。即ち、ＣＳに着目すると、ＣＳが小さくなる程
電界の値は大きくなり、消去の動作速度が速くなるとい
うことである。
【００１９】本発明では、図９に示す従来例の浮遊ゲー
ト電極（４ａ）と第１の半導体領域（７ａ）及び第３の
半導体領域（９）との対向部の幅Ｗ２に対して、図１に
示すように対向部の幅Ｗ１＝Ｗ２−Ｗと小さくできるた
め、容量値ＣＳは小さく、消去の動作速度は速くなる。
例えば、Ｗ２＝０．５μｍであったものを、Ｗ＝０．１
μｍとしてＷ１＝０．４μｍとすると、消去速度をおよ
そ２倍にすることができる。
ト電極（４ａ）と第１の半導体領域（７ａ）及び第３の
半導体領域（９）との対向部の幅Ｗ２に対して、図１に
示すように対向部の幅Ｗ１＝Ｗ２−Ｗと小さくできるた
め、容量値ＣＳは小さく、消去の動作速度は速くなる。
例えば、Ｗ２＝０．５μｍであったものを、Ｗ＝０．１
μｍとしてＷ１＝０．４μｍとすると、消去速度をおよ
そ２倍にすることができる。
【００２０】また、第３の半導体領域（９）の不純物濃
度を高くするとともに、深さを大きくすると、消去時に
半導体基板（１）に漏れる電流を減らすことが可能であ
るが、この時、従来例の場合にはＷ２が大きくなるた
め、消去の動作速度が劣化してしまったが、本発明で
は、消去動作時の速度を劣化させずに、消去時の漏れ電
流を減らすことが可能であり、例えば第３の半導体領域
（９）の不純物；燐の注入量１×１０１４ｃｍ−２を５
×１０１４ｃｍ−２程度にすることにより、漏れ電流を
半分に低減することができる。
度を高くするとともに、深さを大きくすると、消去時に
半導体基板（１）に漏れる電流を減らすことが可能であ
るが、この時、従来例の場合にはＷ２が大きくなるた
め、消去の動作速度が劣化してしまったが、本発明で
は、消去動作時の速度を劣化させずに、消去時の漏れ電
流を減らすことが可能であり、例えば第３の半導体領域
（９）の不純物；燐の注入量１×１０１４ｃｍ−２を５
×１０１４ｃｍ−２程度にすることにより、漏れ電流を
半分に低減することができる。
【００２１】［実施例２］本発明の第２実施例について
説明する。図４（ａ）〜（ｃ）及び図５（ｄ）〜（ｆ）
は、本発明の第２の実施例の製造工程の断面図である。
まず、図４（ａ）に示すように、半導体基板（１）上に
素子分離絶縁膜（２）として例えば熱酸化法により４０
００Å〜８０００Å程度の厚さの酸化膜を形成し、第１
のゲート絶縁膜（３）として例えば熱酸化法により８０
Å〜１５０Å程度の厚さの酸化膜を形成する。続いて、
図４（ｂ）に示すように、全面に第１の多結晶シリコン
膜（４）を例えば１０００Å〜２０００Å程度の厚さに
形成し、不純物として例えば燐を導入し、第２のゲート
絶縁膜（５）として例えば酸化膜を１００Å〜３００Å
程度形成し、第２の多結晶シリコン膜（６）を例えば２
０００Å〜４０００Å程度の厚さに形成し、不純物とし
て例えば燐を導入する。
説明する。図４（ａ）〜（ｃ）及び図５（ｄ）〜（ｆ）
は、本発明の第２の実施例の製造工程の断面図である。
まず、図４（ａ）に示すように、半導体基板（１）上に
素子分離絶縁膜（２）として例えば熱酸化法により４０
００Å〜８０００Å程度の厚さの酸化膜を形成し、第１
のゲート絶縁膜（３）として例えば熱酸化法により８０
Å〜１５０Å程度の厚さの酸化膜を形成する。続いて、
図４（ｂ）に示すように、全面に第１の多結晶シリコン
膜（４）を例えば１０００Å〜２０００Å程度の厚さに
形成し、不純物として例えば燐を導入し、第２のゲート
絶縁膜（５）として例えば酸化膜を１００Å〜３００Å
程度形成し、第２の多結晶シリコン膜（６）を例えば２
０００Å〜４０００Å程度の厚さに形成し、不純物とし
て例えば燐を導入する。
【００２２】その後、図４（ｃ）に示すように、公知の
フォトリソグラフィー技術を用いて、浮遊ゲート電極
（４ａ）第２のゲート絶縁膜（５ａ）制御ゲート電極
（６ａ）を形成する。続いて、図５（ｄ）に示すよう
に、化学気相成長法により、窒化膜を例えば２０００Å
〜５０００Å程度成長させた後、全面を異方性のあるエ
ッチングに晒して、浮遊ゲート電極（４ａ）、第２ゲー
ト絶縁膜（５ａ）、制御ゲート電極（６ａ）の側壁に側
壁絶縁膜（８ａ）を形成し、公知のフォトリソグラフィ
ー技術により、ソース拡散層を高耐圧にするための半導
体基板と逆導電型の第３の半導体領域（９）を例えば燐
をイオン注入法により５×１０１４ｃｍ−２〜５×１０
１５ｃｍ−２の範囲で導入し、熱処理を例えば９００℃
〜９５０℃の範囲で行って形成する。
フォトリソグラフィー技術を用いて、浮遊ゲート電極
（４ａ）第２のゲート絶縁膜（５ａ）制御ゲート電極
（６ａ）を形成する。続いて、図５（ｄ）に示すよう
に、化学気相成長法により、窒化膜を例えば２０００Å
〜５０００Å程度成長させた後、全面を異方性のあるエ
ッチングに晒して、浮遊ゲート電極（４ａ）、第２ゲー
ト絶縁膜（５ａ）、制御ゲート電極（６ａ）の側壁に側
壁絶縁膜（８ａ）を形成し、公知のフォトリソグラフィ
ー技術により、ソース拡散層を高耐圧にするための半導
体基板と逆導電型の第３の半導体領域（９）を例えば燐
をイオン注入法により５×１０１４ｃｍ−２〜５×１０
１５ｃｍ−２の範囲で導入し、熱処理を例えば９００℃
〜９５０℃の範囲で行って形成する。
【００２３】この後、図５（ｅ）に示すように、側壁絶
縁膜（８ａ）を例えばリン酸で選択的に除去し、ソース
拡散層及びドレインとなる半導体基板と逆導電型の第１
の半導体領域（７ａ）及び第２の半導体領域（７ｂ）を
例えばヒ素をイオン注入法により１×１０１５ｃｍ−２
１×１０１６ｃｍ−２ の範囲で導入して形成する。最
後に、図５（ｆ）に示すように、層間絶縁膜（１０）を
形成した後、コンタクト孔を形成し、電極配線（１１）
を形成して半導体装置とする。
縁膜（８ａ）を例えばリン酸で選択的に除去し、ソース
拡散層及びドレインとなる半導体基板と逆導電型の第１
の半導体領域（７ａ）及び第２の半導体領域（７ｂ）を
例えばヒ素をイオン注入法により１×１０１５ｃｍ−２
１×１０１６ｃｍ−２ の範囲で導入して形成する。最
後に、図５（ｆ）に示すように、層間絶縁膜（１０）を
形成した後、コンタクト孔を形成し、電極配線（１１）
を形成して半導体装置とする。
【００２４】この第２の実施例において、側壁絶縁膜
（８ａ）を形成した後、第３の半導体領域（９）を形成
し熱処理を行い、側壁絶縁膜（８ａ）を除去し後に第１
の半導体領域（７ａ）及び第２の半導体領域（７ｂ）の
形成を行うので、第３の半導体領域（９）を形成する時
の熱処理の影響を受けずに第１の半導体領域（７ａ）及
び第２の半導体領域（７ｂ）の形成ができるので、必要
以上に第１の半導体領域（７ａ）及び第２の半導体領域
（７ｂ）の深さが深くなることが避けられ、更に小さな
メモリセルの実現が可能となる。
（８ａ）を形成した後、第３の半導体領域（９）を形成
し熱処理を行い、側壁絶縁膜（８ａ）を除去し後に第１
の半導体領域（７ａ）及び第２の半導体領域（７ｂ）の
形成を行うので、第３の半導体領域（９）を形成する時
の熱処理の影響を受けずに第１の半導体領域（７ａ）及
び第２の半導体領域（７ｂ）の形成ができるので、必要
以上に第１の半導体領域（７ａ）及び第２の半導体領域
（７ｂ）の深さが深くなることが避けられ、更に小さな
メモリセルの実現が可能となる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
浮遊ゲート電極と第３の半導体領域との対向面積を小さ
くすることにより、消去動作の速度の劣化を伴わず、消
去時の漏れ電流を低減できるという効果を有する。即
ち、構造的には、図１に示すごとく、第１の半導体領域
（７ａ）の深さＤＡと浮遊ゲート電極（４ａ）との重な
り幅ＷＡとの比ＷＡ／ＤＡよりも、第３の半導体領域
（９）の深さＤＰと浮遊ゲート電極（４ａ）との重なり
幅Ｗ１との比Ｗ１／ＤＰを小さく説定することにより、
消去速度の劣化を伴わず、消去時の漏れ電流を低減でき
るという効果を奏するものである。
浮遊ゲート電極と第３の半導体領域との対向面積を小さ
くすることにより、消去動作の速度の劣化を伴わず、消
去時の漏れ電流を低減できるという効果を有する。即
ち、構造的には、図１に示すごとく、第１の半導体領域
（７ａ）の深さＤＡと浮遊ゲート電極（４ａ）との重な
り幅ＷＡとの比ＷＡ／ＤＡよりも、第３の半導体領域
（９）の深さＤＰと浮遊ゲート電極（４ａ）との重なり
幅Ｗ１との比Ｗ１／ＤＰを小さく説定することにより、
消去速度の劣化を伴わず、消去時の漏れ電流を低減でき
るという効果を奏するものである。
【図１】 本発明の一実施例のメモリセル構造断面の部
分拡大図。
分拡大図。
【図２】 本発明の第１の実施例の工程（ａ）〜（ｃ）
の断面図。
の断面図。
【図３】 本発明の第１の実施例の［図２］に続く工程
（ｄ）〜（ｆ）の断面図。
（ｄ）〜（ｆ）の断面図。
【図４】 本発明の第２の実施例の工程（ａ）〜（ｃ）
の断面図。
の断面図。
【図５】 本発明の第２の実施例の［図４］に続く工程
（ｄ）〜（ｆ）の断面図。
（ｄ）〜（ｆ）の断面図。
【図６】 （ａ）はメモリセル構造断面図、（ｂ）はメ
モリセル容量値関係図。
モリセル容量値関係図。
【図７】 従来例の工程（ａ）〜（ｃ）の断面図。
【図８】 従来例の工程（ｄ）〜（ｆ）の断面図。
【図９】 従来例のメモリセル構造断面の部分拡大図。
１ 半導体基板 ２ 素子分離絶縁膜 ３ 第１のゲート絶縁膜 ４ 第１の多結晶シリコン膜 ５ 第２のゲート絶縁膜 ６ 第２の多結晶シリコン膜 ４ａ 浮遊ゲート電極 ５ａ 第２のゲート絶縁膜 ６ａ 制御ゲート電極 ７ａ 第１の半導体領域 ７ｂ 第２の半導体領域 ８ａ 側壁絶縁膜 ９ 第３の半導体領域 １０ 層間絶縁膜 １１ 電極配線
Claims (3)
- 【請求項１】 第１導電型の半導体基板の一主面にソー
ス及びドレインとなる前記第１導電型と逆導電型の第２
導電型の第１及び第２半導体領域と、この第１及び第２
半導体領域の間のチャネル領域上に形成された第１のゲ
ート絶縁膜を介して浮遊ゲート電極を有し、前記浮遊ゲ
ート電極上部に第２のゲート絶縁膜を介して制御ゲート
電極を有する不揮発性半導体記憶装置において、前記ソ
ースとなる第１の半導体領域が第２導電型の第３の半導
体領域に包含されており、前記第１の半導体領域の前記
半導体基板の一主面からの深さに対する前記浮遊ゲート
電極端からチャネル方向への前記第１の半導体領域の横
方向深さの比が、前記第３の半導体領域の前記半導体基
板の一主面からの深さに対する前記浮遊ゲート電極端か
らチャネル方向への前記第３の半導体領域の横方向深さ
の比より大きいことを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 半導体基板上の第１のゲート絶縁膜上に
浮遊ゲート電極及び第２のゲート絶縁膜及び制御ゲート
電極を形成する工程と、前記制御ゲート電極パターンを
マスクとして前記半導体基板と逆導電型の第１の不純物
イオンを注入する工程と、前記浮遊ゲート電極及び制御
ゲート電極の側面部にシリコン酸化膜を形成する工程
と、ソース側にのみ前記半導体基板と逆導電型の第２の
不純物イオンを注入する工程とを有する請求項１に記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項３】 半導体基板上の第１のゲート絶縁膜上に
浮遊ゲート電極及び第２のゲート絶縁膜及び制御ゲート
電極を形成する工程と、前記浮遊ゲート電極及び制御ゲ
ート電極の側面部にシリコン窒化膜を形成する工程と、
ソース側にのみ前記半導体基板と逆導電型の第１の不純
物イオンを注入する工程と、前記シリコン窒化膜を除去
した後に、前記制御ゲート電極パターンをマスクとして
前記半導体基板と逆導電型の第２の不純物イオンを注入
する工程を有する請求項１に記載の不揮発性半導体記憶
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258938A JP2601220B2 (ja) | 1994-09-28 | 1994-09-28 | 不揮発性半導体記憶装置及びその製造方法 |
| KR1019950033785A KR960012498A (ko) | 1994-09-28 | 1995-09-26 | 비휘발성 반도체 메모리 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258938A JP2601220B2 (ja) | 1994-09-28 | 1994-09-28 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897308A JPH0897308A (ja) | 1996-04-12 |
| JP2601220B2 true JP2601220B2 (ja) | 1997-04-16 |
Family
ID=17327131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6258938A Expired - Lifetime JP2601220B2 (ja) | 1994-09-28 | 1994-09-28 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2601220B2 (ja) |
| KR (1) | KR960012498A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021305A (ja) * | 2007-07-10 | 2009-01-29 | Denso Corp | 不揮発性メモリトランジスタ |
-
1994
- 1994-09-28 JP JP6258938A patent/JP2601220B2/ja not_active Expired - Lifetime
-
1995
- 1995-09-26 KR KR1019950033785A patent/KR960012498A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960012498A (ko) | 1996-04-20 |
| JPH0897308A (ja) | 1996-04-12 |
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