JP2601220B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
- Publication number
- JP2601220B2 JP2601220B2 JP6258938A JP25893894A JP2601220B2 JP 2601220 B2 JP2601220 B2 JP 2601220B2 JP 6258938 A JP6258938 A JP 6258938A JP 25893894 A JP25893894 A JP 25893894A JP 2601220 B2 JP2601220 B2 JP 2601220B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor
- semiconductor region
- insulating film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 140
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims description 37
- 239000012535 impurity Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 15
- 150000002500 ions Chemical class 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 13
- 239000010410 layer Substances 0.000 description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置及びその製造方法に関し、特に電気的に書込・消去が
可能なフラッシュメモリに関する。
置及びその製造方法に関し、特に電気的に書込・消去が
可能なフラッシュメモリに関する。
【0002】
【従来の技術】従来の不揮発性半導体記憶装置の製造方
法について、図7(a)〜(c)及び図8(d)〜
(f)で説明する。まず、図7(a)に示すように、半
導体基板(1)上に素子分離絶縁膜(2)として例えば
熱酸化法により4000Å〜8000Å程度の厚さの酸
化膜を形成し、第1のゲート絶縁膜(3)として例えば
熱酸化法により80Å〜150Å程度の厚さの酸化膜を
形成する。
法について、図7(a)〜(c)及び図8(d)〜
(f)で説明する。まず、図7(a)に示すように、半
導体基板(1)上に素子分離絶縁膜(2)として例えば
熱酸化法により4000Å〜8000Å程度の厚さの酸
化膜を形成し、第1のゲート絶縁膜(3)として例えば
熱酸化法により80Å〜150Å程度の厚さの酸化膜を
形成する。
【0003】続いて、図7(b)に示すように、全面に
第1の多結晶シリコン膜(4)を例えば1000Å〜2
000Å程度の厚さに形成し、不純物として例えば燐を
導入し、第2のゲート絶縁膜(5)として例えば酸化膜
を100Å〜300Å程度形成し、第2の多結晶シリコ
ン膜(6)を例えば2000Å〜4000Å程度の厚さ
に形成し、不純物として例えば燐を導入する。その後図
7(c)に示すように、公知のフォトリソグラフィー技
術を用いて、浮遊ゲート電極(4a)、第2のゲート絶
縁膜(5a)、制御ゲート電極(6a)を形成する。
第1の多結晶シリコン膜(4)を例えば1000Å〜2
000Å程度の厚さに形成し、不純物として例えば燐を
導入し、第2のゲート絶縁膜(5)として例えば酸化膜
を100Å〜300Å程度形成し、第2の多結晶シリコ
ン膜(6)を例えば2000Å〜4000Å程度の厚さ
に形成し、不純物として例えば燐を導入する。その後図
7(c)に示すように、公知のフォトリソグラフィー技
術を用いて、浮遊ゲート電極(4a)、第2のゲート絶
縁膜(5a)、制御ゲート電極(6a)を形成する。
【0004】続いて図8(d)に示すように、公知のフ
ォトリソグラフィー技術を用いて、ソース拡散層を高耐
圧とするための半導体基板と逆導電型の第3の半導体領
域(9)を、例えば燐をイオン注入法により導入し形成
する。続いて図8(e)に示すように、ソース拡散層及
びドレイン拡散層となる半導体基板と逆導電型の第1の
半導体領域(7a)及び第2の半導体領域(7b)を、
例えばヒ素をイオン注入法により導入して形成する。最
後に図8(f)に示すように、層間絶縁膜(10)を形
成した後、コンタクト孔を形成し電極配線(11)を形
成して半導体装置とする。このような従来の半導体装置
の製造方法について、例えば特開昭61−127179
号で提案されている。
ォトリソグラフィー技術を用いて、ソース拡散層を高耐
圧とするための半導体基板と逆導電型の第3の半導体領
域(9)を、例えば燐をイオン注入法により導入し形成
する。続いて図8(e)に示すように、ソース拡散層及
びドレイン拡散層となる半導体基板と逆導電型の第1の
半導体領域(7a)及び第2の半導体領域(7b)を、
例えばヒ素をイオン注入法により導入して形成する。最
後に図8(f)に示すように、層間絶縁膜(10)を形
成した後、コンタクト孔を形成し電極配線(11)を形
成して半導体装置とする。このような従来の半導体装置
の製造方法について、例えば特開昭61−127179
号で提案されている。
【0005】
【発明が解決しようとする課題】このような従来例で
は、ソース側の浅い拡散層と深い拡散層とが自己整合的
に形成されるために、深い拡散層の不純物の濃度を大き
くすると、深い拡散層は、更に深くなって浮遊ゲート電
極との対向面積が大きくなり、容量値が増大し消去速度
が劣化するという問題があった。
は、ソース側の浅い拡散層と深い拡散層とが自己整合的
に形成されるために、深い拡散層の不純物の濃度を大き
くすると、深い拡散層は、更に深くなって浮遊ゲート電
極との対向面積が大きくなり、容量値が増大し消去速度
が劣化するという問題があった。
【0006】
【課題を解決するための手段】本発明は、第1導電型の
半導体基板の一主面にソース及びドレインとなる前記第
1導電型と逆導電型の第2導電型の第1及び第2半導体
領域と、この第1及び第2半導体領域の間のチャネル領
域上に形成された第1のゲート絶縁膜を介して浮遊ゲー
ト電極を有し、前記浮遊ゲート電極上部に第2のゲート
絶縁膜を介して制御ゲート電極を有する不揮発性半導体
記憶装置において、前記ソースとなる第1の半導体領域
が第2導電型の第3の半導体領域に包含されており、前
記第1の半導体領域の前記半導体基板の一主面からの深
さに対する前記浮遊ゲート電極端からチャネル方向への
前記第1の半導体領域の横方向深さの比が、前記第3の
半導体領域の前記半導体基板の一主面からの深さに対す
る前記浮遊ゲート電極端からチャネル方向への前記第3
の半導体領域の横方向深さの比より大きいことを特徴と
する不揮発性半導体記憶装置である。
半導体基板の一主面にソース及びドレインとなる前記第
1導電型と逆導電型の第2導電型の第1及び第2半導体
領域と、この第1及び第2半導体領域の間のチャネル領
域上に形成された第1のゲート絶縁膜を介して浮遊ゲー
ト電極を有し、前記浮遊ゲート電極上部に第2のゲート
絶縁膜を介して制御ゲート電極を有する不揮発性半導体
記憶装置において、前記ソースとなる第1の半導体領域
が第2導電型の第3の半導体領域に包含されており、前
記第1の半導体領域の前記半導体基板の一主面からの深
さに対する前記浮遊ゲート電極端からチャネル方向への
前記第1の半導体領域の横方向深さの比が、前記第3の
半導体領域の前記半導体基板の一主面からの深さに対す
る前記浮遊ゲート電極端からチャネル方向への前記第3
の半導体領域の横方向深さの比より大きいことを特徴と
する不揮発性半導体記憶装置である。
【0007】また、本発明は、半導体基板上の第1のゲ
ート絶縁膜上に浮遊ゲート電極及び第2のゲート絶縁膜
及び制御ゲート電極を形成する工程と、前記制御ゲート
電極パターンをマスクとして前記半導体基板と逆導電型
の第1の不純物イオンを注入する工程と、前記浮遊ゲー
ト電極及び制御ゲート電極の側面部にシリコン酸化膜を
形成する工程と、ソース側にのみ前記半導体基板と逆導
電型の第2の不純物イオンを注入する工程とを有する不
揮発性半導体記憶装置の製造方法である。
ート絶縁膜上に浮遊ゲート電極及び第2のゲート絶縁膜
及び制御ゲート電極を形成する工程と、前記制御ゲート
電極パターンをマスクとして前記半導体基板と逆導電型
の第1の不純物イオンを注入する工程と、前記浮遊ゲー
ト電極及び制御ゲート電極の側面部にシリコン酸化膜を
形成する工程と、ソース側にのみ前記半導体基板と逆導
電型の第2の不純物イオンを注入する工程とを有する不
揮発性半導体記憶装置の製造方法である。
【0008】さらに、本発明は、半導体基板上の第1の
ゲート絶縁膜上に浮遊ゲート電極及び第2のゲート絶縁
膜及び制御ゲート電極を形成する工程と、前記浮遊ゲー
ト電極及び制御ゲート電極の側面部にシリコン窒化膜を
形成する工程と、ソース側にのみ前記半導体基板と逆導
電型の第1の不純物イオンを注入する工程と、前記シリ
コン窒化膜を除去した後に、前記制御ゲート電極パター
ンをマスクとして前記半導体基板と逆導電型の第2の不
純物イオンを注入する工程を有する不揮発性半導体記憶
装置の製造方法である。
ゲート絶縁膜上に浮遊ゲート電極及び第2のゲート絶縁
膜及び制御ゲート電極を形成する工程と、前記浮遊ゲー
ト電極及び制御ゲート電極の側面部にシリコン窒化膜を
形成する工程と、ソース側にのみ前記半導体基板と逆導
電型の第1の不純物イオンを注入する工程と、前記シリ
コン窒化膜を除去した後に、前記制御ゲート電極パター
ンをマスクとして前記半導体基板と逆導電型の第2の不
純物イオンを注入する工程を有する不揮発性半導体記憶
装置の製造方法である。
【0009】
【作用】本発明の不揮発性半導体記憶装置においては、
第1の半導体領域の半導体基板の一主面からの深さに対
する浮遊ゲート電極端からチャネル方向への第1の半導
体領域の横方向深さの比が、第3の半導体領域の半導体
基板の一主面からの深さに対する浮遊ゲート電極端から
チャネル方向への第3の半導体領域の横方向深さの比よ
り大きいことにより、消去動作の速度の劣化を伴わず、
消去時の漏れ電流を低減することができるものである。
第1の半導体領域の半導体基板の一主面からの深さに対
する浮遊ゲート電極端からチャネル方向への第1の半導
体領域の横方向深さの比が、第3の半導体領域の半導体
基板の一主面からの深さに対する浮遊ゲート電極端から
チャネル方向への第3の半導体領域の横方向深さの比よ
り大きいことにより、消去動作の速度の劣化を伴わず、
消去時の漏れ電流を低減することができるものである。
【0010】
【実施例】本発明の実施例について図面を参照して説明
する。 [実施例1]図1は、本発明の一実施例のメモリセル構
造断面の部分拡大図であり、また図2及び図3は、本発
明の第1の実施例の製造工程の断面図である。まず、図
2(a)〜(c)及び図3(d)〜(f)で製造工程を
説明する。図2(a)に示すように、半導体基板(1)
上に素子分離絶縁膜(2)として例えば熱酸化法により
4000Å〜8000Å程度の厚さの酸化膜を形成し、
第1のゲート絶縁膜(3)として例えば熱酸化法により
80Å〜150Å程度の厚さの酸化膜を形成する。
する。 [実施例1]図1は、本発明の一実施例のメモリセル構
造断面の部分拡大図であり、また図2及び図3は、本発
明の第1の実施例の製造工程の断面図である。まず、図
2(a)〜(c)及び図3(d)〜(f)で製造工程を
説明する。図2(a)に示すように、半導体基板(1)
上に素子分離絶縁膜(2)として例えば熱酸化法により
4000Å〜8000Å程度の厚さの酸化膜を形成し、
第1のゲート絶縁膜(3)として例えば熱酸化法により
80Å〜150Å程度の厚さの酸化膜を形成する。
【0011】続いて、図2(b)に示すように、全面に
第1の多結晶シリコン膜(4)を例えば1000Å〜2
000Å程度の厚さに形成し、不純物として例えば燐を
導入し、第2のゲート絶縁膜(5)として例えば酸化膜
を100Å〜300Å程度形成し、第2の多結晶シリコ
ン膜(6)を例えば2000Å〜4000Å程度の厚さ
に形成し、不純物として例えば燐を導入する。その後、
図2(c)に示すように、公知のフォトリソグラフィー
技術を用いて、浮遊ゲート電極(4a)、第2のゲート
絶縁膜(5a)、制御ゲート電極(6a)を形成し、ソ
ース拡散層及びドレイン拡散層となる半導体基板と逆導
電型の第1の半導体領域(7a)及び第2の半導体領域
(7b)を、例えばヒ素をイオン注入法により1×10
15cm−2〜1×1016cm−2の範囲で導入して
形成する。
第1の多結晶シリコン膜(4)を例えば1000Å〜2
000Å程度の厚さに形成し、不純物として例えば燐を
導入し、第2のゲート絶縁膜(5)として例えば酸化膜
を100Å〜300Å程度形成し、第2の多結晶シリコ
ン膜(6)を例えば2000Å〜4000Å程度の厚さ
に形成し、不純物として例えば燐を導入する。その後、
図2(c)に示すように、公知のフォトリソグラフィー
技術を用いて、浮遊ゲート電極(4a)、第2のゲート
絶縁膜(5a)、制御ゲート電極(6a)を形成し、ソ
ース拡散層及びドレイン拡散層となる半導体基板と逆導
電型の第1の半導体領域(7a)及び第2の半導体領域
(7b)を、例えばヒ素をイオン注入法により1×10
15cm−2〜1×1016cm−2の範囲で導入して
形成する。
【0012】続いて、図3(d)に示すように、化学気
相成長法により、酸化膜を例えば2000Å〜5000
Å程度成長させた後、全面を異方性のあるエッチングに
晒して、浮遊ゲート電極(4a)、第2ゲート絶縁膜
(5a)、制御ゲート電極(6a)の側壁に側壁絶縁膜
(8a)を形成し、次に図3(e)のように、公知のフ
ォトリソグラフィー技術により、ソース拡散層を高耐圧
にするための半導体基板と逆導電型の第3の半導体領域
(9)を、例えば燐をイオン注入法により5×1014
cm−2〜5×1015cm−2の範囲で導入して形成
する。この時に、熱処理を例えば900℃〜950℃の
範囲で行って第3の半導体領域(9)を深く形成しても
良い。最後に、図3(f)に示すように、層間絶縁膜
(10)を形成した後、コンタクト孔を形成し、電極配
線(11)を形成して半導体装置とする。
相成長法により、酸化膜を例えば2000Å〜5000
Å程度成長させた後、全面を異方性のあるエッチングに
晒して、浮遊ゲート電極(4a)、第2ゲート絶縁膜
(5a)、制御ゲート電極(6a)の側壁に側壁絶縁膜
(8a)を形成し、次に図3(e)のように、公知のフ
ォトリソグラフィー技術により、ソース拡散層を高耐圧
にするための半導体基板と逆導電型の第3の半導体領域
(9)を、例えば燐をイオン注入法により5×1014
cm−2〜5×1015cm−2の範囲で導入して形成
する。この時に、熱処理を例えば900℃〜950℃の
範囲で行って第3の半導体領域(9)を深く形成しても
良い。最後に、図3(f)に示すように、層間絶縁膜
(10)を形成した後、コンタクト孔を形成し、電極配
線(11)を形成して半導体装置とする。
【0013】次に、本発明の不揮発性半導体記憶装置に
ついての一実施例を、図1に示すメモリセル構造断面の
部分拡大図で説明する。図1は、図2(f)に示すよう
な半導体装置のメモリセル構造断面を拡大して示したも
ので、半導体基板(1)の一主面に第1の半導体領域
(7a)が第2導電型の第3の半導体領域(9)に包含
されている。また半導体基板(1)に浮遊ゲート電極
(4a)、制御ゲート電極(6a)、側壁絶縁膜(8
a)を形成したものである。
ついての一実施例を、図1に示すメモリセル構造断面の
部分拡大図で説明する。図1は、図2(f)に示すよう
な半導体装置のメモリセル構造断面を拡大して示したも
ので、半導体基板(1)の一主面に第1の半導体領域
(7a)が第2導電型の第3の半導体領域(9)に包含
されている。また半導体基板(1)に浮遊ゲート電極
(4a)、制御ゲート電極(6a)、側壁絶縁膜(8
a)を形成したものである。
【0014】また、図1において、W1は、浮遊ゲート
電極(4a)の端からチャネル方向への第3の半導体領
域(9)の横方向深さで、即ち浮遊ゲート電極(4a)
と第1の半導体領域(7a)及び第3の半導体領域
(9)が重なる幅である。WAは、浮遊ゲート電極(4
a)の端からチャネル方向への第1の半導体領域(7
a)の横方向深さで、即ち浮遊ゲート電極(4a)と第
1の半導体領域(7a)が重なる幅である。DPは、第
3の半導体領域(9)の半導体基板(1)の一主面から
の深さ、即ち第3の半導体領域(9)の深さであり、D
Aは、第1の半導体領域(7a)の半導体基板(1)の
一主面からの深さ、即ち第1の半導体領域(7a)の深
さである。
電極(4a)の端からチャネル方向への第3の半導体領
域(9)の横方向深さで、即ち浮遊ゲート電極(4a)
と第1の半導体領域(7a)及び第3の半導体領域
(9)が重なる幅である。WAは、浮遊ゲート電極(4
a)の端からチャネル方向への第1の半導体領域(7
a)の横方向深さで、即ち浮遊ゲート電極(4a)と第
1の半導体領域(7a)が重なる幅である。DPは、第
3の半導体領域(9)の半導体基板(1)の一主面から
の深さ、即ち第3の半導体領域(9)の深さであり、D
Aは、第1の半導体領域(7a)の半導体基板(1)の
一主面からの深さ、即ち第1の半導体領域(7a)の深
さである。
【0015】本発明の、この一実施例において、第1の
半導体領域(7a)の半導体基板(1)の一主面からの
深さ「DA」に対する、浮遊ゲート電極(4a)端から
チャネル方向への第1の半導体領域(7a)の横方向深
さ「WA」の比「WA/DA」は、第3の半導体領域
(9)の半導体基板(1)の一主面からの深さ「DP」
に対する浮遊ゲート電極(4a)の端からチャネル方向
への第3の半導体領域(9)の横方向深さ「W1」の比
「W1/DP」より大きいもの((WA/DA)>(W
1/DP))である。即ち、ソース拡散層を形成する第
1の半導体領域(7a)と第3の半導体領域(9)との
関係において、第1の半導体領域(7a)の深さDAと
浮遊ゲート電極(4a)との重なり幅WAの比WA/D
Aよりも、第3の半導体領域(9)の深さDPと浮遊ゲ
ート電極(4a)との重なり幅W1の比W1/DPの方
が小さく、WA<W1の関係にあるものである。
半導体領域(7a)の半導体基板(1)の一主面からの
深さ「DA」に対する、浮遊ゲート電極(4a)端から
チャネル方向への第1の半導体領域(7a)の横方向深
さ「WA」の比「WA/DA」は、第3の半導体領域
(9)の半導体基板(1)の一主面からの深さ「DP」
に対する浮遊ゲート電極(4a)の端からチャネル方向
への第3の半導体領域(9)の横方向深さ「W1」の比
「W1/DP」より大きいもの((WA/DA)>(W
1/DP))である。即ち、ソース拡散層を形成する第
1の半導体領域(7a)と第3の半導体領域(9)との
関係において、第1の半導体領域(7a)の深さDAと
浮遊ゲート電極(4a)との重なり幅WAの比WA/D
Aよりも、第3の半導体領域(9)の深さDPと浮遊ゲ
ート電極(4a)との重なり幅W1の比W1/DPの方
が小さく、WA<W1の関係にあるものである。
【0016】続いて、本発明の実施例の動作について説
明する。本発明の一実施例のメモリセルの断面図を図6
(a)に示し、その容量値の関係を示したものを図6
(b)に示す。まず、書込みは、制御ゲート電極(6
a)の端子(CG)に高電圧を例えば+12V程度を印
加し、第2の半導体領域(7b)の端子(D)に例えば
+6V程度を印加し、第1の半導体領域(7a)及び第
3の半導体領域(9)の端子(S)及び半導体基板
(1)の端子(SUB)を接地電位とし、ホットエレク
トロンを発生させ、これを浮遊ゲート電極(4a)へ注
入することにより、メモリセルの閾値電圧を高くして行
う。
明する。本発明の一実施例のメモリセルの断面図を図6
(a)に示し、その容量値の関係を示したものを図6
(b)に示す。まず、書込みは、制御ゲート電極(6
a)の端子(CG)に高電圧を例えば+12V程度を印
加し、第2の半導体領域(7b)の端子(D)に例えば
+6V程度を印加し、第1の半導体領域(7a)及び第
3の半導体領域(9)の端子(S)及び半導体基板
(1)の端子(SUB)を接地電位とし、ホットエレク
トロンを発生させ、これを浮遊ゲート電極(4a)へ注
入することにより、メモリセルの閾値電圧を高くして行
う。
【0017】また、消去は、制御ゲート電極(6a)の
端子(CG)及び半導体基板(1)の端子(SUB)を
接地電位にし、第2の半導体領域(7b)の端子(D)
を開放にし、第1の半導体領域(7a)及び第3の半導
体領域(9)の端子(S)に高電圧を例えば+12V程
度を印加して、浮遊ゲート電極(4a)からF−Nトン
ネル現象により、電子を注出して、メモリセルの閾値電
圧を低くして行う。そして、読み出しは、制御ゲート電
極(6a)の端子(CG)に例えば+5Vを、第2の半
導体領域(7b)の端子(D)に例えば+1V、第1の
半導体領域(7a)及び第3の半導体領域(9)の端子
(S)及び半導体基板(1)の端子(SUB)を接地電
位にし、メモリセルに電流が流れるか、流れないかによ
り判定を行う。
端子(CG)及び半導体基板(1)の端子(SUB)を
接地電位にし、第2の半導体領域(7b)の端子(D)
を開放にし、第1の半導体領域(7a)及び第3の半導
体領域(9)の端子(S)に高電圧を例えば+12V程
度を印加して、浮遊ゲート電極(4a)からF−Nトン
ネル現象により、電子を注出して、メモリセルの閾値電
圧を低くして行う。そして、読み出しは、制御ゲート電
極(6a)の端子(CG)に例えば+5Vを、第2の半
導体領域(7b)の端子(D)に例えば+1V、第1の
半導体領域(7a)及び第3の半導体領域(9)の端子
(S)及び半導体基板(1)の端子(SUB)を接地電
位にし、メモリセルに電流が流れるか、流れないかによ
り判定を行う。
【0018】上記動作において、消去の場合の動作速度
は、浮遊ゲート電極(4a)と第1の半導体領域(7
a)及び第3の半導体領域(9)との間の電界に比例
し、第1のゲート絶縁膜(3)の厚さをd、消去時に端
子(S)に印加する電圧をVsとすると電界の値は、 ((C1+C2+CD)/(C1+C2+CD+
CS))×(Vs/d) となる。即ち、CSに着目すると、CSが小さくなる程
電界の値は大きくなり、消去の動作速度が速くなるとい
うことである。
は、浮遊ゲート電極(4a)と第1の半導体領域(7
a)及び第3の半導体領域(9)との間の電界に比例
し、第1のゲート絶縁膜(3)の厚さをd、消去時に端
子(S)に印加する電圧をVsとすると電界の値は、 ((C1+C2+CD)/(C1+C2+CD+
CS))×(Vs/d) となる。即ち、CSに着目すると、CSが小さくなる程
電界の値は大きくなり、消去の動作速度が速くなるとい
うことである。
【0019】本発明では、図9に示す従来例の浮遊ゲー
ト電極(4a)と第1の半導体領域(7a)及び第3の
半導体領域(9)との対向部の幅W2に対して、図1に
示すように対向部の幅W1=W2−Wと小さくできるた
め、容量値CSは小さく、消去の動作速度は速くなる。
例えば、W2=0.5μmであったものを、W=0.1
μmとしてW1=0.4μmとすると、消去速度をおよ
そ2倍にすることができる。
ト電極(4a)と第1の半導体領域(7a)及び第3の
半導体領域(9)との対向部の幅W2に対して、図1に
示すように対向部の幅W1=W2−Wと小さくできるた
め、容量値CSは小さく、消去の動作速度は速くなる。
例えば、W2=0.5μmであったものを、W=0.1
μmとしてW1=0.4μmとすると、消去速度をおよ
そ2倍にすることができる。
【0020】また、第3の半導体領域(9)の不純物濃
度を高くするとともに、深さを大きくすると、消去時に
半導体基板(1)に漏れる電流を減らすことが可能であ
るが、この時、従来例の場合にはW2が大きくなるた
め、消去の動作速度が劣化してしまったが、本発明で
は、消去動作時の速度を劣化させずに、消去時の漏れ電
流を減らすことが可能であり、例えば第3の半導体領域
(9)の不純物;燐の注入量1×1014cm−2を5
×1014cm−2程度にすることにより、漏れ電流を
半分に低減することができる。
度を高くするとともに、深さを大きくすると、消去時に
半導体基板(1)に漏れる電流を減らすことが可能であ
るが、この時、従来例の場合にはW2が大きくなるた
め、消去の動作速度が劣化してしまったが、本発明で
は、消去動作時の速度を劣化させずに、消去時の漏れ電
流を減らすことが可能であり、例えば第3の半導体領域
(9)の不純物;燐の注入量1×1014cm−2を5
×1014cm−2程度にすることにより、漏れ電流を
半分に低減することができる。
【0021】[実施例2]本発明の第2実施例について
説明する。図4(a)〜(c)及び図5(d)〜(f)
は、本発明の第2の実施例の製造工程の断面図である。
まず、図4(a)に示すように、半導体基板(1)上に
素子分離絶縁膜(2)として例えば熱酸化法により40
00Å〜8000Å程度の厚さの酸化膜を形成し、第1
のゲート絶縁膜(3)として例えば熱酸化法により80
Å〜150Å程度の厚さの酸化膜を形成する。続いて、
図4(b)に示すように、全面に第1の多結晶シリコン
膜(4)を例えば1000Å〜2000Å程度の厚さに
形成し、不純物として例えば燐を導入し、第2のゲート
絶縁膜(5)として例えば酸化膜を100Å〜300Å
程度形成し、第2の多結晶シリコン膜(6)を例えば2
000Å〜4000Å程度の厚さに形成し、不純物とし
て例えば燐を導入する。
説明する。図4(a)〜(c)及び図5(d)〜(f)
は、本発明の第2の実施例の製造工程の断面図である。
まず、図4(a)に示すように、半導体基板(1)上に
素子分離絶縁膜(2)として例えば熱酸化法により40
00Å〜8000Å程度の厚さの酸化膜を形成し、第1
のゲート絶縁膜(3)として例えば熱酸化法により80
Å〜150Å程度の厚さの酸化膜を形成する。続いて、
図4(b)に示すように、全面に第1の多結晶シリコン
膜(4)を例えば1000Å〜2000Å程度の厚さに
形成し、不純物として例えば燐を導入し、第2のゲート
絶縁膜(5)として例えば酸化膜を100Å〜300Å
程度形成し、第2の多結晶シリコン膜(6)を例えば2
000Å〜4000Å程度の厚さに形成し、不純物とし
て例えば燐を導入する。
【0022】その後、図4(c)に示すように、公知の
フォトリソグラフィー技術を用いて、浮遊ゲート電極
(4a)第2のゲート絶縁膜(5a)制御ゲート電極
(6a)を形成する。続いて、図5(d)に示すよう
に、化学気相成長法により、窒化膜を例えば2000Å
〜5000Å程度成長させた後、全面を異方性のあるエ
ッチングに晒して、浮遊ゲート電極(4a)、第2ゲー
ト絶縁膜(5a)、制御ゲート電極(6a)の側壁に側
壁絶縁膜(8a)を形成し、公知のフォトリソグラフィ
ー技術により、ソース拡散層を高耐圧にするための半導
体基板と逆導電型の第3の半導体領域(9)を例えば燐
をイオン注入法により5×1014cm−2〜5×10
15cm−2の範囲で導入し、熱処理を例えば900℃
〜950℃の範囲で行って形成する。
フォトリソグラフィー技術を用いて、浮遊ゲート電極
(4a)第2のゲート絶縁膜(5a)制御ゲート電極
(6a)を形成する。続いて、図5(d)に示すよう
に、化学気相成長法により、窒化膜を例えば2000Å
〜5000Å程度成長させた後、全面を異方性のあるエ
ッチングに晒して、浮遊ゲート電極(4a)、第2ゲー
ト絶縁膜(5a)、制御ゲート電極(6a)の側壁に側
壁絶縁膜(8a)を形成し、公知のフォトリソグラフィ
ー技術により、ソース拡散層を高耐圧にするための半導
体基板と逆導電型の第3の半導体領域(9)を例えば燐
をイオン注入法により5×1014cm−2〜5×10
15cm−2の範囲で導入し、熱処理を例えば900℃
〜950℃の範囲で行って形成する。
【0023】この後、図5(e)に示すように、側壁絶
縁膜(8a)を例えばリン酸で選択的に除去し、ソース
拡散層及びドレインとなる半導体基板と逆導電型の第1
の半導体領域(7a)及び第2の半導体領域(7b)を
例えばヒ素をイオン注入法により1×1015cm−2
1×1016cm−2 の範囲で導入して形成する。最
後に、図5(f)に示すように、層間絶縁膜(10)を
形成した後、コンタクト孔を形成し、電極配線(11)
を形成して半導体装置とする。
縁膜(8a)を例えばリン酸で選択的に除去し、ソース
拡散層及びドレインとなる半導体基板と逆導電型の第1
の半導体領域(7a)及び第2の半導体領域(7b)を
例えばヒ素をイオン注入法により1×1015cm−2
1×1016cm−2 の範囲で導入して形成する。最
後に、図5(f)に示すように、層間絶縁膜(10)を
形成した後、コンタクト孔を形成し、電極配線(11)
を形成して半導体装置とする。
【0024】この第2の実施例において、側壁絶縁膜
(8a)を形成した後、第3の半導体領域(9)を形成
し熱処理を行い、側壁絶縁膜(8a)を除去し後に第1
の半導体領域(7a)及び第2の半導体領域(7b)の
形成を行うので、第3の半導体領域(9)を形成する時
の熱処理の影響を受けずに第1の半導体領域(7a)及
び第2の半導体領域(7b)の形成ができるので、必要
以上に第1の半導体領域(7a)及び第2の半導体領域
(7b)の深さが深くなることが避けられ、更に小さな
メモリセルの実現が可能となる。
(8a)を形成した後、第3の半導体領域(9)を形成
し熱処理を行い、側壁絶縁膜(8a)を除去し後に第1
の半導体領域(7a)及び第2の半導体領域(7b)の
形成を行うので、第3の半導体領域(9)を形成する時
の熱処理の影響を受けずに第1の半導体領域(7a)及
び第2の半導体領域(7b)の形成ができるので、必要
以上に第1の半導体領域(7a)及び第2の半導体領域
(7b)の深さが深くなることが避けられ、更に小さな
メモリセルの実現が可能となる。
【0025】
【発明の効果】以上説明したように、本発明によれば、
浮遊ゲート電極と第3の半導体領域との対向面積を小さ
くすることにより、消去動作の速度の劣化を伴わず、消
去時の漏れ電流を低減できるという効果を有する。即
ち、構造的には、図1に示すごとく、第1の半導体領域
(7a)の深さDAと浮遊ゲート電極(4a)との重な
り幅WAとの比WA/DAよりも、第3の半導体領域
(9)の深さDPと浮遊ゲート電極(4a)との重なり
幅W1との比W1/DPを小さく説定することにより、
消去速度の劣化を伴わず、消去時の漏れ電流を低減でき
るという効果を奏するものである。
浮遊ゲート電極と第3の半導体領域との対向面積を小さ
くすることにより、消去動作の速度の劣化を伴わず、消
去時の漏れ電流を低減できるという効果を有する。即
ち、構造的には、図1に示すごとく、第1の半導体領域
(7a)の深さDAと浮遊ゲート電極(4a)との重な
り幅WAとの比WA/DAよりも、第3の半導体領域
(9)の深さDPと浮遊ゲート電極(4a)との重なり
幅W1との比W1/DPを小さく説定することにより、
消去速度の劣化を伴わず、消去時の漏れ電流を低減でき
るという効果を奏するものである。
【図1】 本発明の一実施例のメモリセル構造断面の部
分拡大図。
分拡大図。
【図2】 本発明の第1の実施例の工程(a)〜(c)
の断面図。
の断面図。
【図3】 本発明の第1の実施例の[図2]に続く工程
(d)〜(f)の断面図。
(d)〜(f)の断面図。
【図4】 本発明の第2の実施例の工程(a)〜(c)
の断面図。
の断面図。
【図5】 本発明の第2の実施例の[図4]に続く工程
(d)〜(f)の断面図。
(d)〜(f)の断面図。
【図6】 (a)はメモリセル構造断面図、(b)はメ
モリセル容量値関係図。
モリセル容量値関係図。
【図7】 従来例の工程(a)〜(c)の断面図。
【図8】 従来例の工程(d)〜(f)の断面図。
【図9】 従来例のメモリセル構造断面の部分拡大図。
1 半導体基板 2 素子分離絶縁膜 3 第1のゲート絶縁膜 4 第1の多結晶シリコン膜 5 第2のゲート絶縁膜 6 第2の多結晶シリコン膜 4a 浮遊ゲート電極 5a 第2のゲート絶縁膜 6a 制御ゲート電極 7a 第1の半導体領域 7b 第2の半導体領域 8a 側壁絶縁膜 9 第3の半導体領域 10 層間絶縁膜 11 電極配線
Claims (3)
- 【請求項1】 第1導電型の半導体基板の一主面にソー
ス及びドレインとなる前記第1導電型と逆導電型の第2
導電型の第1及び第2半導体領域と、この第1及び第2
半導体領域の間のチャネル領域上に形成された第1のゲ
ート絶縁膜を介して浮遊ゲート電極を有し、前記浮遊ゲ
ート電極上部に第2のゲート絶縁膜を介して制御ゲート
電極を有する不揮発性半導体記憶装置において、前記ソ
ースとなる第1の半導体領域が第2導電型の第3の半導
体領域に包含されており、前記第1の半導体領域の前記
半導体基板の一主面からの深さに対する前記浮遊ゲート
電極端からチャネル方向への前記第1の半導体領域の横
方向深さの比が、前記第3の半導体領域の前記半導体基
板の一主面からの深さに対する前記浮遊ゲート電極端か
らチャネル方向への前記第3の半導体領域の横方向深さ
の比より大きいことを特徴とする不揮発性半導体記憶装
置。 - 【請求項2】 半導体基板上の第1のゲート絶縁膜上に
浮遊ゲート電極及び第2のゲート絶縁膜及び制御ゲート
電極を形成する工程と、前記制御ゲート電極パターンを
マスクとして前記半導体基板と逆導電型の第1の不純物
イオンを注入する工程と、前記浮遊ゲート電極及び制御
ゲート電極の側面部にシリコン酸化膜を形成する工程
と、ソース側にのみ前記半導体基板と逆導電型の第2の
不純物イオンを注入する工程とを有する請求項1に記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項3】 半導体基板上の第1のゲート絶縁膜上に
浮遊ゲート電極及び第2のゲート絶縁膜及び制御ゲート
電極を形成する工程と、前記浮遊ゲート電極及び制御ゲ
ート電極の側面部にシリコン窒化膜を形成する工程と、
ソース側にのみ前記半導体基板と逆導電型の第1の不純
物イオンを注入する工程と、前記シリコン窒化膜を除去
した後に、前記制御ゲート電極パターンをマスクとして
前記半導体基板と逆導電型の第2の不純物イオンを注入
する工程を有する請求項1に記載の不揮発性半導体記憶
装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6258938A JP2601220B2 (ja) | 1994-09-28 | 1994-09-28 | 不揮発性半導体記憶装置及びその製造方法 |
KR1019950033785A KR960012498A (ko) | 1994-09-28 | 1995-09-26 | 비휘발성 반도체 메모리 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6258938A JP2601220B2 (ja) | 1994-09-28 | 1994-09-28 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0897308A JPH0897308A (ja) | 1996-04-12 |
JP2601220B2 true JP2601220B2 (ja) | 1997-04-16 |
Family
ID=17327131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6258938A Expired - Lifetime JP2601220B2 (ja) | 1994-09-28 | 1994-09-28 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2601220B2 (ja) |
KR (1) | KR960012498A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009021305A (ja) * | 2007-07-10 | 2009-01-29 | Denso Corp | 不揮発性メモリトランジスタ |
-
1994
- 1994-09-28 JP JP6258938A patent/JP2601220B2/ja not_active Expired - Lifetime
-
1995
- 1995-09-26 KR KR1019950033785A patent/KR960012498A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
KR960012498A (ko) | 1996-04-20 |
JPH0897308A (ja) | 1996-04-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3976729B2 (ja) | メモリセル、メモリセル構成、および製造方法 | |
US5337274A (en) | Nonvolatile semiconductor memory device having adjacent memory cells and peripheral transistors separated by field oxide | |
KR100539247B1 (ko) | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 | |
JPH07221209A (ja) | プログラム用の高い熱い電子注入効率のための浮遊ゲートとドレイン間にギャップを有するフラッシュeepromセル | |
JP2002208647A (ja) | 不揮発性メモリトランジスタを有する半導体装置およびその製造方法 | |
KR0138312B1 (ko) | 비휘발성 반도체 메모리장치의 제조방법 | |
US7872296B2 (en) | Semiconductor memory device | |
US5960284A (en) | Method for forming vertical channel flash memory cell and device manufactured thereby | |
JP3544308B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2896890B2 (ja) | フラッシュメモリ素子及びその製造方法 | |
JP2641844B2 (ja) | Eepromフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 | |
JP2819975B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR20030022735A (ko) | 비휘발성 반도체 기억장치 및 그 제조방법 | |
US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
JP2001057394A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JPH11345888A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2601220B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JPH06104451A (ja) | 不揮発性半導体記憶装置 | |
JP2964572B2 (ja) | 不揮発性半導体記憶装置 | |
JP2004111749A (ja) | 半導体装置およびその製造方法 | |
JP2001148430A (ja) | 不揮発性半導体記憶装置 | |
JPH098154A (ja) | 半導体メモリ装置及びその製造方法 | |
JPH0227773A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPH0139663B2 (ja) | ||
JP3139165B2 (ja) | 不揮発性メモリセルの製造方法 |