JP2001148430A

JP2001148430A - 不揮発性半導体記憶装置

Info

Publication number: JP2001148430A
Application number: JP33072399A
Authority: JP
Inventors: Mitsuhiro Sugiyama; 光弘杉山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-11-19
Filing date: 1999-11-19
Publication date: 2001-05-29

Abstract

(57)【要約】【課題】電荷の注入及び引き抜きの特性を損なうこと
なく、電荷保持特性の改善を図ることができる不揮発性
半導体記憶装置を提供する。【解決手段】半導体基板１表面に素子分離領域２が形
成されている。素子分離領域２で区画された領域にＮ⁺
拡散層７が適長間隔をおいて素子分離領域２に隣接して
形成されている。Ｎ⁺拡散層７の間がチャネル領域とな
る。半導体基板１上にはＮ⁺拡散層７の間にトンネル酸
化膜３が形成されている。トンネル酸化膜３上に浮遊ゲ
ート４、ゲート間絶縁膜５及び制御ゲート６が順次積層
されている。ゲート部１０がトンネル酸化膜３、浮遊ゲ
ート４、ゲート間絶縁膜５及び制御ゲート６からなる。
トンネル酸化膜３は、中央部に膜厚が厚い凸部３ｂが形
成され、その両端部に膜厚が薄い薄部３ａが形成されて
いる。両側の膜厚が薄い薄部３ａでデータの書込及び消
去をする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
セル等の浮遊ゲートを有する不揮発性半導体記憶装置に
関し、特に、電荷の注入及び引き抜きの特性を損なうこ
となく、電荷保持特性の改善を図った不揮発性半導体記
憶装置に関する。

【０００２】

【従来の技術】従来、電気的書き換え消去可能な不揮発
性記憶素子（ＥＥＰＲＯＭ）の一種であるフラッシュメ
モリデバイスがある。図９は従来の不揮発性半導体記憶
装置を示す断面図である。従来の不揮発性半導体記憶装
置においては、半導体基板１００表面に形成された素子
分離領域１０１で区画された領域に、素子分離領域１０
１に隣接してソース領域１０２（Ｎ⁺拡散層）及びドレ
イン領域１０３（Ｎ⁺拡散層）が形成されている。半導
体基板１００上にはソース領域１０２及びドレイン領域
１０３に亘ってトンネル酸化膜１０４が形成されてい
る。このトンネル酸化膜１０４上にポリシリコンからな
る浮遊ゲート１０５、ゲート間絶縁膜１０６及びポリシ
リコンからなる制御ゲート１０７が順次積層されてい
る。なお、ソース領域１０２及びドレイン領域１０３の
間にはＰ型ウェル領域１００ａが形成されている。

【０００３】上述の不揮発性半導体装置のデータの書込
及び消去は、トンネル酸化膜１０４を介して浮遊ゲート
１０５と半導体基板１００との間で電荷を注入するか、
又は引き抜きくことにより行われている。

【０００４】電荷の注入及び引抜き（データの書込及び
消去）方法としては、半導体基板１００全面から行う方
法とドレイン領域１０３又はソース領域１０２から行う
方法とがある。半導体基板１００全面から電荷の注入及
び引き抜きを行う場合には、制御ゲート１０７とＰ型ウ
ェル領域１００ａとの間に電位差を与える。この電位差
の大小により、浮遊ゲート１０５に電荷が注入される
か、又は、半導体基板１００に電荷が引き抜きかれる。

【０００５】また、ドレイン領域１０３又はソース領域
１０２から電荷の注入及び引き抜きを行う場合には、制
御ゲート１０７と浮遊ゲート１０５の直下まで張り出し
た（オーバーラップした）ドレイン領域１０３との間に
電位差を与えることにより、浮遊ゲート１０５に電荷が
注入される。また、ソース領域１０２と制御ゲート１０
７との間に電位差を与えることにより、浮遊ゲート１０
５の電荷が引き抜きかれる。これら方法は、記憶素子の
用途又は回路形式によって選択される。いずれの場合に
おいても、トンネル酸化膜１０４は浮遊ゲート１０５の
直下において、一般的に、膜厚が一様になっている。

【０００６】ところで、電荷の注入及び引き抜きを容易
にするためには、即ち、データの書込及び消去電圧を下
げるために、又はデータの書込及び消去時間を短くする
ためには、トンネル酸化膜１０４の膜厚はできるだけ薄
いことが望ましい。しかし、データ保持、即ち、浮遊ゲ
ート１０５内に蓄積された電荷の保持という観点から見
ると、トンネル酸化膜１０４の膜厚が薄いときには、浮
遊ゲート１０５内に蓄積された電荷がトンネル酸化膜１
０４を介して半導体基板１００に漏れやすくなり、記憶
素子としては致命的な欠陥となる。一般に、浮遊ゲート
が電荷を保持しているときは、その電荷自身と半導体基
板等のその他の部分との間に電界（自己電界）が発生
し、絶縁性の悪い部分では電荷が漏れやすいことが知ら
れている。また、浮遊ゲートが電荷を保持しているとき
は、データの読み込み等の書込及び消去動作以外の記憶
素子としての回路動作もある。このとき、メモリセルに
データの書込及び消去が発生しない程度の電位差が発生
する。この電位差によっても、浮遊ゲート１０５内の電
荷が半導体基板１００に漏れやすくなる。従って、デー
タ保持の観点からは、トンネル酸化膜は厚い方が望まし
い。このことから、トンネル酸化膜１０４は、これらデ
ータの書込及び消去の条件、データ保持特性及びメモリ
セルのトランジスタ動作特性等をふまえて、その膜厚が
決定されている。近時、トンネル酸化膜１０４の膜厚
は、一般的に１０ｎｍ前後である。

【０００７】しかしながら、近時、不揮発性半導体記憶
装置においては、動作電圧の低電圧化並びにデータの書
込及び消去の高速化等の要求が強くなっている。このた
め、トンネル酸化膜は、その膜厚がより一層薄いことが
要求され、且つデータ保持特性が良好で信頼性が高いこ
とが要求されている。このようなトンネル酸化膜を得る
ことが、大きな課題になっている。

【０００８】このような背景のもとで、特開平９−９２
７３７号公報には、ドレイン電圧による誤消去を防止す
ることを目的として、ドレイン拡散層上部のトンネル酸
化膜を局部的に厚くした不揮発性メモリ装置が提案され
ている。この不揮発性メモリ装置では、ドレイン拡散層
上部をトンネル酸化膜の膜厚が厚い部分が覆っているの
で、非選択セルにおけるドレイン電圧による浮遊ゲート
電極からドレインへのトンネル電流を抑制することがで
き、誤った電子引き抜き、即ち、誤消去を防止すること
ができる。これは、この従来技術においては、消去時
に、浮遊ゲート電極からソース拡散層へトンネル電流を
流して電子引き抜きを行うため、トンネル酸化膜を厚く
設定することはできないが、書き込みはドレイン電流に
よるイオンインパクト化で発生したホットエレクトロン
注入により行うため、注入位置がドレイン拡散層近傍の
チャネル部であると共に、ホットエレクトロンの注入は
多少トンネル酸化膜が厚くても、注入効率が大幅に低下
することがないからであると前記公報に記載されてい
る。

【０００９】

【発明が解決しようとする課題】しかし、上述の特開平
９−９２７３７号公報に記載された従来の不揮発性半導
体記憶装置は、電荷が浮遊ゲートからチャネル領域に漏
れてしまう虞がある。このため、この従来技術において
は、データの保持特性が低いという問題点がある。

【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、電荷の注入及び引き抜きの特性を損なうこ
となく、電荷保持特性の改善を図ることができる不揮発
性半導体記憶装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、半導体基板と、前記半導体基板の表面
に相互に適長間隔をおいて形成された１対の拡散層領域
と、前記拡散層領域の間の前記半導体基板上に形成され
た第１の絶縁膜と、前記第１の絶縁膜上に形成された浮
遊ゲートと、前記浮遊ゲート上に形成された第２の絶縁
膜と、前記第２の絶縁膜上に形成された制御ゲートとを
有し、前記第１の絶縁膜はその少なくとも一方の端部が
前記拡散層領域の上に延出し、前記第１の絶縁膜はその
拡散層領域上の部分の膜厚よりも他の部分の膜厚の方が
厚いことを特徴とする。

【００１２】本発明においては、拡散層領域から第１の
絶縁膜の端部の薄部を介して浮遊ゲートへの電荷の注入
及び引き抜きを行うので、データの書き込み及び消去の
速度は低下しない。一方、第１の絶縁膜の他の部分は膜
厚が厚いので、半導体基板と制御ゲートとの間に電位差
が生じた場合、浮遊ゲート内の電荷の漏れを著しく小さ
く抑えることができる。このため、浮遊ゲートの電荷の
保持特性が向上する。従って、データの書込及び消去に
影響を与えることなく、データの保持特性を向上させる
ことができる。

【００１３】この場合に、前記第１の絶縁膜はその両端
部が前記拡散層領域上に延出し、前記第１の絶縁膜はそ
の両端部分の膜厚よりも中央部分の膜厚の方を厚くする
ように構成することができる。これにより、浮遊ゲート
への電荷の注入及び引き抜きを第１の絶縁膜の両端部を
介してすることができる。この場合は、前記第１の絶縁
膜の両端部の薄部の一方でデータを書き込み、他方でデ
ータを消去することができる。また、データの書き込
み、消去の位置を逆にすることもできる。

【００１４】また、前記第１の絶縁膜がその一方の端部
のみが前記拡散層領域上に延出している場合は、この一
方の端部の薄部でデータの書き込み及び消去をする。

【００１５】更に、前記第１の絶縁膜の前記少なくとも
一方の端部の薄部はそのゲート中心側の端部が前記拡散
層領域のゲート中心側の端部よりもゲート中心側に位置
することが好ましい。これにより、浮遊ゲートへの電荷
の注入及び引き抜きの速度が低下することを防止するこ
とができる。

【００１６】更にまた、本発明においては、例えば、前
記第１の絶縁膜の厚部と薄部との間は膜厚が連続的に変
化している。

【００１７】

【発明の実施の形態】以下、本発明の実施例に係る不揮
発性半導体記憶装置について添付の図面を参照して詳細
に説明する。図１は本発明の第１の実施例に係る不揮発
性半導体記憶装置を示す断面図、図２は本実施例の動作
を示す模式的断面図である。図３（ａ）乃至（ｃ）は本
発明の第１の実施例に係る不揮発性半導体記憶装置の製
造方法を工程順を示す断面図、図４（ａ）及び（ｂ）は
図３（ａ）乃至（ｃ）の次の工程を工程順を示す断面図
である。

【００１８】本実施例においては、半導体基板１表面に
素子分離領域２が形成されている。この素子分離領域２
で区画された領域にＮ⁺拡散層７（ソース領域又はドレ
イン領域に相当）が適長間隔をおいて夫々素子分離領域
２に隣接して形成されている。このＮ⁺拡散層７の間が
チャネル領域となる。チャネル領域上にトンネル酸化膜
３が形成されており、その両端部がＮ⁺拡散層７上に延
出している。このトンネル酸化膜３上に浮遊ゲート４、
ゲート間絶縁膜５及び制御ゲート６が順次積層されてい
る。トンネル酸化膜３、浮遊ゲート４、ゲート間絶縁膜
５及び制御ゲート６によりゲート部１０が形成される。

【００１９】トンネル酸化膜３は、中央部に膜厚が厚い
凸部３ｂが形成され、その両端部に膜厚が薄い薄部３ａ
が形成されている。チャネル領域上の凸部３ｂの膜厚が
Ｎ⁺拡散層７上に重なる端部の膜厚に比べて厚く形成さ
れている。即ち、半導体基板１の縦断面においてチャネ
ル領域を中心として凸状に形成されている。薄部３ａの
膜厚は、例えば９ｎｍであり、凸部３ｂの膜厚は、例え
ば１５ｎｍ程度である。薄部３ａと凸部３ｂとの間には
斜面が形成されている。

【００２０】浮遊ゲート４及び制御ゲート６は、例えば
ポリシリコンからなり、その膜厚は例えば２００ｎｍ程
度である。ゲート間絶縁膜５は、例えばシリコン酸化膜
からなり、その膜厚は、例えばシリコン酸化膜換算で２
０ｎｍ程度である。Ｎ⁺拡散層７は浮遊ゲート４直下
に、例えば半導体基板１の板厚方向に１５０ｎｍ程度拡
散して形成されている。Ｎ⁺拡散層７のゲート中心側の
端部とトンネル酸化膜３の薄部３ａのゲート中心側の端
部とはほぼ一致している。即ち、このＮ⁺拡散層７と浮
遊ゲート４との重なる寸法はトンネル酸化膜３の薄部３
ａの半導体基板１のチャネル長方向における長さとほぼ
一致している。なお、トンネル酸化膜３の薄部３ａのゲ
ート中心側の端部はＮ⁺拡散層７のゲート中心側の端部
と一致するか又はこれよりもゲート中心側とすることが
好ましい。即ち、半導体基板１のチャネル長方向におけ
るトンネル酸化膜３の薄部３ａの長さはＮ⁺拡散層７と
浮遊ゲート４とが重なる寸法か又はこれよりも長くする
ことが好ましい。これにより、データの書き込み速度及
びデータの消去速度を高速に維持できる。

【００２１】本実施例においては、浮遊ゲート４への電
荷の注入及び引き抜きを半導体基板１の全面ではなく、
ドレイン領域又はソース領域に相当するＮ⁺拡散層７か
ら行うことを前提としている。即ち、図２に示すよう
に、Ｎ⁺拡散層７からトンネル酸化膜３の薄部３ａを介
して浮遊ゲート４への電荷の注入及び引き抜きを行う。
従って、このトンネル酸化膜３の薄部３ａはデータの書
込及び消去に応じた厚さでよい。このため、データの書
き込み及び消去速度は従来の不揮発性半導体記憶装置と
比較しても低下しない。しかし、それ以外の電荷の注入
及び引き抜きに寄与しない部分においては、トンネル酸
化膜３の膜厚を厚くしているので、Ｐ型ウェル領域２と
制御ゲート６との間に電位差が生じた場合、浮遊ゲート
４内の電荷の漏れを著しく小さく抑えることができる。
このため、浮遊ゲート４の電荷の保持特性が向上する。
従って、データの書込及び消去速度に影響を与えること
なく、データの保持特性を向上させることができる。ト
ンネル酸化膜３の膜厚が、浮遊ゲート４直下で同一であ
る場合に比べて、トンネル酸化膜３の凸部３ｂの割合が
ゲート面積の半分であるときには、電荷の漏れる量もほ
ぼ半分となり、データ保持時間は２倍になる。

【００２２】次に、本実施例の製造方法を工程順に図３
（ａ）乃至（ｃ）、図４（ａ）及び（ｂ）並びに図１を
参照して説明する。

【００２３】先ず、例えばシリコンからなる半導体基板
１の表面に素子分離領域２を形成する。素子分離領域２
は、例えばシリコン酸化膜である。この素子分離領域２
により区画された領域内にＰ型ウェル領域１ａを形成す
る。区画された領域の表面に、例えば熱酸化法によりシ
リコン酸化膜９を形成する。シリコン酸化膜９の膜厚
は、例えば２０ｎｍである。なお、素子分離領域２、Ｐ
型ウェル領域１ａ及びシリコン酸化膜９の形成方法は一
般的なトランジスタと同じである。

【００２４】次に、図３（ｂ）に示すように、半導体基
板１上にレジスト膜８を形成し、浮遊ゲートの半導体基
板１のチャネル長方向における幅寸法よりも、例えば片
側１５ｎｍ程度細めにレジスト膜８をパターニングし、
これをマスクにして、不純物として、例えば窒素を加速
電圧が２０ｋｅＶで５×１０¹⁴ｃｍ^-2程度のイオン注入
をする。このとき、イオン注入のスルー酸化膜として、
前工程で残しておいたシリコン酸化膜９を使用し、この
シリコン酸化膜９を介して、レジスト膜８によりマスク
されていない半導体基板１（シリコン素子）領域に窒素
を注入する。これにより、窒素が注入された部分と窒素
が注入されていない部分とで、シリコンの酸化速度を変
えることが可能となる。

【００２５】次に、図３（ｃ）に示すように、シリコン
酸化膜を除去した後、例えば熱酸化法により、トンネル
酸化膜３を形成する。トンネル酸化膜３は窒素が注入さ
れている領域と、窒素が注入されていない領域とで成長
速度が異なり、窒素が注入された領域では酸化膜の成長
速度が遅く、窒素が注入されていない領域では酸化膜の
成長速度が速い。このため、トンネル酸化膜３は区画領
域の中央部の膜厚が厚い凸字形状に成長する。中央部の
凸部３ｂを、例えば約１５ｎｍの膜厚まで成長させた場
合、その両端部の薄部３ａでは、その膜厚が約９ｎｍ程
度に成長する。注入した窒素はトンネル酸化膜３中に取
り込まれるが、リーク電流特性に殆ど差がないことが知
られている。

【００２６】次に、図４（ａ）に示すように、半導体基
板１上にトンネル酸化膜３を覆うように浮遊ゲートとな
る第１の導電膜４０を形成する。第１の導電膜４０は、
例えばポリシリコンからなり、その膜厚は、例えば２０
０ｎｍである。そして、第１の導電膜４０上にゲート間
絶縁膜となる絶縁膜５０を形成する。絶縁膜５０は、例
えばシリコン酸化膜である。更に、この絶縁膜５０上に
制御ゲートとなる第２の導電膜６０を形成する。第２の
導電膜６０は、例えばポリシリコンからなり、その膜厚
は、例えば２００ｎｍである。

【００２７】なお、本発明においては、浮遊ゲート４の
形状はメモリセルの方式で異なる場合があり、この場合
には、浮遊ゲート４と制御ゲート６とは図４（ａ）に示
すような断面図では、両方のゲートが同時にパターニン
グされるように見えているが形状は異なる。しかし、図
４（ａ）では浮遊ゲート４と制御ゲート６との形状の違
いは省略してある。このようなときに、ゲート毎にエッ
チングするときには、使用するマスクパターンが異な
る。このため、浮遊ゲート４を所望の形状にパターニン
グした後、浮遊ゲート４上にゲート間絶縁膜５を成膜
し、このゲート間絶縁膜５の上に制御ゲート６を成膜す
る。

【００２８】なお、浮遊ゲート及び制御ゲートは夫々導
電膜を成膜した後に、例えばイオン注入等により適宜ド
ーピングし、不純物が注入される。

【００２９】次に、図４（ｂ）に示すように、第２の導
電膜上にレジスト膜（図示せず）を形成し、このレジス
ト膜をパターニングし、これをマスクにして第２の導電
膜、絶縁膜、第１の導電膜及びトンネル絶縁膜を順次ド
ライエッチングする。この工程により、区画領域内に半
導体基板１表面側からトンネル酸化膜３、浮遊ゲート
４、ゲート間絶縁膜５及び制御ゲート６が同一形状に積
層されてなるゲート部１０が形成される。この工程にお
いては、エッチングは同じエッチング装置内で連続して
も行ってもよい。また、第１及び第２の導電膜のエッチ
ングと絶縁膜のエッチングとで、エッチング装置を変え
ることもできる。なお、浮遊ゲート４と部分的に膜厚が
異なるトンネル酸化膜３は自己整合的にパターンが合う
のではなく、浮遊ゲート４のパターン形成時に、パター
ン変換差によるズレが生じる。しかし、現在、一般的に
使用されている光リソグラフィ露光装置では、パターン
を、例えば５０ｎｍ以下のズレ量で合わせることが可能
なので、位置合わせに関しては、実用上問題が生じな
い。

【００３０】次に、素子分離領域２とゲート１０部との
間の半導体基板１表面に、不純物として、例えばリン又
はヒ素をイオン注入して、例えば熱拡散法により不純物
を半導体基板１の水平方向に拡散させる。この工程によ
り、トンネル酸化膜３の薄部３ａの直下までＮ⁺拡散層
７が形成される。その後の工程は、一般的なＭＯＳトラ
ンジスタの製造工程と同じである。これにより、図１に
示すような不揮発性半導体記憶装置が形成される。

【００３１】本実施例においては、不純物をイオン注入
した後、熱拡散法により不純物を拡散しているので、ト
ンネル酸化膜３とＮ⁺拡散層７との界面が乱れることが
ない。

【００３２】次に、本発明の第２の実施例について、添
付の図面を参照して詳細に説明する。図５は本発明の第
２の本実施例の不揮発性半導体記憶装置を示す断面図、
図６（ａ）乃至（ｃ）は本実施例の不揮発性半導体記憶
装置の製造方法を工程順を示す断面図、図７（ａ）及び
（ｂ）は図６（ａ）乃至（ｃ）の次の工程を工程順を示
す断面図、図８（ａ）及び（ｂ）は図７（ａ）及び
（ｂ）の次の工程を工程順を示す断面図である。なお、
図１乃至図４に示す第１の実施例と同一構成物には同一
符号を付してその詳細な説明は省略する。

【００３３】本実施例においては、第１の実施例と比較
して、Ｎ⁺拡散層７ａ、７ｂの大きさが異なり、Ｎ⁺拡散
層７ａ、７ｂの大きさは左右非対称である。Ｎ⁺拡散層
７ａの小さい方では、Ｎ⁺拡散層７ａ上にトンネル酸化
膜３が形成されていない。一方、Ｎ⁺拡散層７ｂの大き
い方では、Ｎ⁺拡散層７ｂ上にトンネル酸化膜３０の一
端に形成された薄部３０ａが重なっている。Ｎ⁺拡散層
７ｂに重なっていない部分の膜厚が薄部３０ａの膜厚に
比して厚くなっている点が異なり、それ以外の構成は第
１の実施例と同一である。また、薄部３０ａのゲート中
心側の端部はＮ⁺拡散層７ａのゲート中心側の端部と一
致している。

【００３４】本実施例においては、浮遊ゲート４への電
荷の注入及び引き抜きは拡散層領域の大きさが大きいＮ
⁺拡散層７ｂ側でトンネル酸化膜３０の薄部３０ａを介
してなされる。このため、データの書き込み及び消去速
度は従来のものに比べて低下することがない。また、第
１の実施例に比べて、データの保持特性を向上させない
無駄なゲートの面積をなくすことができる。即ち、ゲー
ト面積に占めるトンネル酸化膜３０の薄部３０ａの面積
比率を小さくすることができるので、凸部３０ｂの面積
が多くなり、より一層データの保持特性の向上を図るこ
とができる。

【００３５】更にまた、電荷の注入及び引き抜きに関与
しないＮ⁺拡散層７ａはその大きさを小さくすることが
できる。このため、集積度を上げることができる。ま
た、薄部３０ａと凸部３０ｂとの間は連続的に変化し斜
面が形成されている。なお、薄部３０ａのゲート中心側
の端部はＮ⁺拡散層７ａのゲート中心側の端部よりもゲ
ート中心側とすることが好ましい。これにより、Ｎ⁺拡
散層７ｂ上でトンネル酸化膜３０の膜厚は薄くなり、デ
ータの書き込み及び消去速度を高速に維持できる。

【００３６】次に、本実施例の不揮発性半導体記憶装置
の製造方法について、図６（ａ）乃至（ｃ）、図７
（ａ）及び（ｂ）、図８（ａ）及び（ｂ）並びに図５を
参照して説明する。

【００３７】本実施例の製造方法においては、第１の実
施例と比較して、図６（ａ）に示す工程が同一工程であ
るので、その詳細な説明は省略し、図６（ｂ）に示す工
程から説明する。先ず、半導体基板１上にレジスト膜８
０を形成し、浮遊ゲート４の半導体基板１のチャネル長
方向における幅寸法より片側だけ、例えば１５ｎｍ程度
細めにレジスト膜８０をパターニングし、これをマスク
にして不純物として、例えば窒素を２０ｋｅＶの加速電
圧で５×１０¹⁴ｃｍ^-2程度のイオン注入をする。この工
程により、浮遊ゲートの片側端部となる領域に窒素が注
入され、酸化膜の成長速度が変えられる。

【００３８】次に、図６（ｃ）に示すように、シリコン
酸化膜を除去した後、例えば熱酸化法によりトンネル酸
化膜３０を形成する。このトンネル酸化膜３０は、窒素
が注入されていない領域が他の部分の膜厚と比して膜厚
が厚い。前工程において、窒素が注入されていない部
分、即ち、トンネル酸化膜３０の凸部３０ｂを、例えば
膜厚を約１５ｎｍまで成長させると、窒素を注入した部
分、即ち、トンネル酸化膜３０の薄部３０ａは膜厚が約
９ｎｍ程度に成長する。

【００３９】次に、図７（ａ）に示すように、半導体基
板１上にトンネル酸化膜３０を覆うように浮遊ゲートと
なる第１の導電膜４０を形成する。第１の導電膜４０
は、例えばポリシリコンからなり、その膜厚は、例えば
２００ｎｍである。そして、第１の導電膜４０上にゲー
ト間絶縁膜となる絶縁膜５０を形成する。絶縁膜５０
は、例えばシリコン酸化膜である。更に、この絶縁膜５
０上に制御ゲートとなる第２の導電膜６０を形成する。
第２の導電膜６０は、例えばポリシリコンからなり、そ
の膜厚は、例えば２００ｎｍである。なお、浮遊ゲート
及び制御ゲートは夫々導電膜の成膜後に、例えばイオン
注入等により適宜ドーピングし、不純物が注入される。

【００４０】次に、図７（ｂ）に示すように、第２の導
電膜上にレジスト膜（図示せず）を形成し、このレジス
ト膜をパターニングし、これをマスクにして第２の導電
膜、絶縁膜、第１の導電膜及びトンネル絶縁膜を順次ド
ライエッチングする。この工程により、ゲート部１０が
形成される。

【００４１】次に、図８（ａ）に示すように、ゲート部
１０を覆うようにしてレジスト膜８１を半導体基板１上
に形成し、トンネル酸化膜３０の凸部３０ｂ側の片側半
分がレジスト膜８１で覆われるようにパターニングし、
このレジスト膜８１をマスクにして、トンネル酸化膜３
０の薄部３０ａ側の露出した半導体基板１表面に、不純
物として、例えばリン又はヒ素等をイオン注入し、例え
ば熱拡散法により不純物を半導体基板１の水平方向に拡
散させる。この工程により、トンネル酸化膜３０の薄部
３０ａの直下までＮ⁺拡散層７が形成される。

【００４２】次に、図８（ｂ）に示すように、ゲート部
１０を覆うようにしてレジスト膜８２を半導体基板１上
に形成し、Ｎ⁺拡散層７ａ側の片側半分がレジスト膜８
２で覆われるようにパターニングし、このレジスト膜８
２をマスクにして、トンネル酸化膜３０の凸部３０ｂ側
の露出した半導体基板１表面に、不純物として、例えば
リン又はヒ素等をイオン注入してＮ⁺拡散層７ｂを形成
する。この場合、本実施例においては、電荷の注入及び
引き抜きはＮ⁺拡散層７ｂではなされないため、Ｎ⁺拡散
層７ｂはトンネル酸化膜３０の直下まで形成する必要が
ない。このため、Ｎ⁺拡散層７ｂは半導体基板１水平方
向に拡散させる必要がない。このようにして、図５に示
すように、Ｎ⁺拡散層７ａ、７ｂが左右非対称に形成さ
れる。

【００４３】本実施例においては、トンネル酸化膜３０
を形成した後、Ｎ⁺拡散層７ａ、７ｂを形成しているの
で、トンネル酸化膜３０とＮ⁺拡散層７ａ、７ｂとの界
面が乱れることがない。また、Ｎ⁺拡散層７ｂを形成す
る場合、不純物の拡散が不要になるので、工程数を減ら
すことができる。

【００４４】

【発明の効果】以上詳述したように本発明によれば、拡
散層領域から第１の絶縁膜の端部の薄部を介して浮遊ゲ
ートへの電荷の注入及び引き抜きを行うので、データの
書き込み及び消去の速度は低下しない。一方、第１の絶
縁膜の他の部分は膜厚が厚いので、半導体基板と制御ゲ
ートとの間に電位差が生じた場合、浮遊ゲート内の電荷
の漏れを著しく小さく抑えることができる。このため、
浮遊ゲートの電荷の保持特性が向上する。従って、デー
タの書込及び消去に影響を与えることなく、データの保
持特性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る不揮発性半導体記
憶装置を示す断面図である。

【図２】本実施例の動作を示す模式的断面図である。

【図３】（ａ）乃至（ｃ）は本発明の第１の実施例に係
る不揮発性半導体記憶装置の製造方法を工程順を示す断
面図である。

【図４】（ａ）及び（ｂ）は図３（ａ）乃至（ｃ）の次
の工程を工程順を示す断面図である。

【図５】本発明の第２の本実施例の不揮発性半導体記憶
装置を示す断面図である。

【図６】（ａ）乃至（ｃ）は本実施例の不揮発性半導体
記憶装置の製造方法を工程順を示す断面図である。

【図７】（ａ）及び（ｂ）は図６（ａ）乃至（ｃ）の次
の工程を工程順を示す断面図である。

【図８】（ａ）及び（ｂ）は図７（ａ）及び（ｂ）の次
の工程を工程順を示す断面図である。

【図９】従来の不揮発性半導体記憶装置を示す断面図で
ある。

【符号の説明】

１、１００；半導体基板１ａ、１００ａ；Ｐ型ウェル領域２、１０１；素子分離領域３、３０、１０４；トンネル酸化膜３ａ、３０ａ；薄部３ｂ、３０ｂ；凸部４、１０５；浮遊ゲート５、１０６；ゲート間絶縁膜６、１０７；制御ゲート７、７ａ、７ｂ；Ｎ⁺拡散層８、８０、８１、８２；レジスト膜９；シリコン酸化膜１０；ゲート部４０；第１の導電膜５０；絶縁膜６０；第２の導電膜１０２；ソース領域１０３；ドレイン領域

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F001 AA09 AA25 AA61 AB08 AC02 AD52 AE02 AE08 AF06 AG02 AG12 5F083 EP02 EP23 EP43 EP45 ER03 ER05 ER06 ER13 ER15 ER16 ER22 GA11 PR12 PR36 5F101 BA07 BA24 BA34 BB05 BC02 BD33 BE05 BE07 BF02 BH03 BH09

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の表面に
相互に適長間隔をおいて形成された１対の拡散層領域
と、前記拡散層領域の間の前記半導体基板上に形成され
た第１の絶縁膜と、前記第１の絶縁膜上に形成された浮
遊ゲートと、前記浮遊ゲート上に形成された第２の絶縁
膜と、前記第２の絶縁膜上に形成された制御ゲートとを
有し、前記第１の絶縁膜はその少なくとも一方の端部が
前記拡散層領域の上に延出し、前記第１の絶縁膜はその
拡散層領域上の部分の膜厚よりも他の部分の膜厚の方が
厚いことを特徴とする不揮発性半導体記憶装置。
【請求項２】前記第１の絶縁膜はその両端部が前記拡
散層領域上に延出しており、前記第１の絶縁膜はその両
端部分の膜厚よりも中央部分の膜厚の方が厚いことを特
徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】前記第１の絶縁膜の前記少なくとも一方
の端部の薄部はそのゲート中心側の端部が前記拡散層領
域のゲート中心側の端部よりもゲート中心側に位置する
ことを特徴とする請求項１又は２に記載の不揮発性半導
体記憶装置。
【請求項４】前記第１の絶縁膜の厚部と薄部との間は
膜厚が連続的に変化していることを特徴とする請求項１
乃至３のいずれか１項に記載の不揮発性半導体記憶装
置。
【請求項５】前記第１の絶縁膜の両端部の薄部の一方
でデータを書き込み、他方でデータを消去することを特
徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】前記第１の絶縁膜はその一方の端部のみ
が前記拡散層領域上に延出しており、この一方の端部の
薄部でデータの書き込み及び消去をすることを特徴とす
る請求項１に記載の不揮発性半導体記憶装置。