JP2001148430A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 電荷の注入及び引き抜きの特性を損なうこと
なく、電荷保持特性の改善を図ることができる不揮発性
半導体記憶装置を提供する。 【解決手段】 半導体基板1表面に素子分離領域2が形
成されている。素子分離領域2で区画された領域にN+
拡散層7が適長間隔をおいて素子分離領域2に隣接して
形成されている。N+拡散層7の間がチャネル領域とな
る。半導体基板1上にはN+拡散層7の間にトンネル酸
化膜3が形成されている。トンネル酸化膜3上に浮遊ゲ
ート4、ゲート間絶縁膜5及び制御ゲート6が順次積層
されている。ゲート部10がトンネル酸化膜3、浮遊ゲ
ート4、ゲート間絶縁膜5及び制御ゲート6からなる。
トンネル酸化膜3は、中央部に膜厚が厚い凸部3bが形
成され、その両端部に膜厚が薄い薄部3aが形成されて
いる。両側の膜厚が薄い薄部3aでデータの書込及び消
去をする。
なく、電荷保持特性の改善を図ることができる不揮発性
半導体記憶装置を提供する。 【解決手段】 半導体基板1表面に素子分離領域2が形
成されている。素子分離領域2で区画された領域にN+
拡散層7が適長間隔をおいて素子分離領域2に隣接して
形成されている。N+拡散層7の間がチャネル領域とな
る。半導体基板1上にはN+拡散層7の間にトンネル酸
化膜3が形成されている。トンネル酸化膜3上に浮遊ゲ
ート4、ゲート間絶縁膜5及び制御ゲート6が順次積層
されている。ゲート部10がトンネル酸化膜3、浮遊ゲ
ート4、ゲート間絶縁膜5及び制御ゲート6からなる。
トンネル酸化膜3は、中央部に膜厚が厚い凸部3bが形
成され、その両端部に膜厚が薄い薄部3aが形成されて
いる。両側の膜厚が薄い薄部3aでデータの書込及び消
去をする。
Description
【0001】
【発明の属する技術分野】本発明は、フラッシュメモリ
セル等の浮遊ゲートを有する不揮発性半導体記憶装置に
関し、特に、電荷の注入及び引き抜きの特性を損なうこ
となく、電荷保持特性の改善を図った不揮発性半導体記
憶装置に関する。
セル等の浮遊ゲートを有する不揮発性半導体記憶装置に
関し、特に、電荷の注入及び引き抜きの特性を損なうこ
となく、電荷保持特性の改善を図った不揮発性半導体記
憶装置に関する。
【0002】
【従来の技術】従来、電気的書き換え消去可能な不揮発
性記憶素子(EEPROM)の一種であるフラッシュメ
モリデバイスがある。図9は従来の不揮発性半導体記憶
装置を示す断面図である。従来の不揮発性半導体記憶装
置においては、半導体基板100表面に形成された素子
分離領域101で区画された領域に、素子分離領域10
1に隣接してソース領域102(N+拡散層)及びドレ
イン領域103(N+拡散層)が形成されている。半導
体基板100上にはソース領域102及びドレイン領域
103に亘ってトンネル酸化膜104が形成されてい
る。このトンネル酸化膜104上にポリシリコンからな
る浮遊ゲート105、ゲート間絶縁膜106及びポリシ
リコンからなる制御ゲート107が順次積層されてい
る。なお、ソース領域102及びドレイン領域103の
間にはP型ウェル領域100aが形成されている。
性記憶素子(EEPROM)の一種であるフラッシュメ
モリデバイスがある。図9は従来の不揮発性半導体記憶
装置を示す断面図である。従来の不揮発性半導体記憶装
置においては、半導体基板100表面に形成された素子
分離領域101で区画された領域に、素子分離領域10
1に隣接してソース領域102(N+拡散層)及びドレ
イン領域103(N+拡散層)が形成されている。半導
体基板100上にはソース領域102及びドレイン領域
103に亘ってトンネル酸化膜104が形成されてい
る。このトンネル酸化膜104上にポリシリコンからな
る浮遊ゲート105、ゲート間絶縁膜106及びポリシ
リコンからなる制御ゲート107が順次積層されてい
る。なお、ソース領域102及びドレイン領域103の
間にはP型ウェル領域100aが形成されている。
【0003】上述の不揮発性半導体装置のデータの書込
及び消去は、トンネル酸化膜104を介して浮遊ゲート
105と半導体基板100との間で電荷を注入するか、
又は引き抜きくことにより行われている。
及び消去は、トンネル酸化膜104を介して浮遊ゲート
105と半導体基板100との間で電荷を注入するか、
又は引き抜きくことにより行われている。
【0004】電荷の注入及び引抜き(データの書込及び
消去)方法としては、半導体基板100全面から行う方
法とドレイン領域103又はソース領域102から行う
方法とがある。半導体基板100全面から電荷の注入及
び引き抜きを行う場合には、制御ゲート107とP型ウ
ェル領域100aとの間に電位差を与える。この電位差
の大小により、浮遊ゲート105に電荷が注入される
か、又は、半導体基板100に電荷が引き抜きかれる。
消去)方法としては、半導体基板100全面から行う方
法とドレイン領域103又はソース領域102から行う
方法とがある。半導体基板100全面から電荷の注入及
び引き抜きを行う場合には、制御ゲート107とP型ウ
ェル領域100aとの間に電位差を与える。この電位差
の大小により、浮遊ゲート105に電荷が注入される
か、又は、半導体基板100に電荷が引き抜きかれる。
【0005】また、ドレイン領域103又はソース領域
102から電荷の注入及び引き抜きを行う場合には、制
御ゲート107と浮遊ゲート105の直下まで張り出し
た(オーバーラップした)ドレイン領域103との間に
電位差を与えることにより、浮遊ゲート105に電荷が
注入される。また、ソース領域102と制御ゲート10
7との間に電位差を与えることにより、浮遊ゲート10
5の電荷が引き抜きかれる。これら方法は、記憶素子の
用途又は回路形式によって選択される。いずれの場合に
おいても、トンネル酸化膜104は浮遊ゲート105の
直下において、一般的に、膜厚が一様になっている。
102から電荷の注入及び引き抜きを行う場合には、制
御ゲート107と浮遊ゲート105の直下まで張り出し
た(オーバーラップした)ドレイン領域103との間に
電位差を与えることにより、浮遊ゲート105に電荷が
注入される。また、ソース領域102と制御ゲート10
7との間に電位差を与えることにより、浮遊ゲート10
5の電荷が引き抜きかれる。これら方法は、記憶素子の
用途又は回路形式によって選択される。いずれの場合に
おいても、トンネル酸化膜104は浮遊ゲート105の
直下において、一般的に、膜厚が一様になっている。
【0006】ところで、電荷の注入及び引き抜きを容易
にするためには、即ち、データの書込及び消去電圧を下
げるために、又はデータの書込及び消去時間を短くする
ためには、トンネル酸化膜104の膜厚はできるだけ薄
いことが望ましい。しかし、データ保持、即ち、浮遊ゲ
ート105内に蓄積された電荷の保持という観点から見
ると、トンネル酸化膜104の膜厚が薄いときには、浮
遊ゲート105内に蓄積された電荷がトンネル酸化膜1
04を介して半導体基板100に漏れやすくなり、記憶
素子としては致命的な欠陥となる。一般に、浮遊ゲート
が電荷を保持しているときは、その電荷自身と半導体基
板等のその他の部分との間に電界(自己電界)が発生
し、絶縁性の悪い部分では電荷が漏れやすいことが知ら
れている。また、浮遊ゲートが電荷を保持しているとき
は、データの読み込み等の書込及び消去動作以外の記憶
素子としての回路動作もある。このとき、メモリセルに
データの書込及び消去が発生しない程度の電位差が発生
する。この電位差によっても、浮遊ゲート105内の電
荷が半導体基板100に漏れやすくなる。従って、デー
タ保持の観点からは、トンネル酸化膜は厚い方が望まし
い。このことから、トンネル酸化膜104は、これらデ
ータの書込及び消去の条件、データ保持特性及びメモリ
セルのトランジスタ動作特性等をふまえて、その膜厚が
決定されている。近時、トンネル酸化膜104の膜厚
は、一般的に10nm前後である。
にするためには、即ち、データの書込及び消去電圧を下
げるために、又はデータの書込及び消去時間を短くする
ためには、トンネル酸化膜104の膜厚はできるだけ薄
いことが望ましい。しかし、データ保持、即ち、浮遊ゲ
ート105内に蓄積された電荷の保持という観点から見
ると、トンネル酸化膜104の膜厚が薄いときには、浮
遊ゲート105内に蓄積された電荷がトンネル酸化膜1
04を介して半導体基板100に漏れやすくなり、記憶
素子としては致命的な欠陥となる。一般に、浮遊ゲート
が電荷を保持しているときは、その電荷自身と半導体基
板等のその他の部分との間に電界(自己電界)が発生
し、絶縁性の悪い部分では電荷が漏れやすいことが知ら
れている。また、浮遊ゲートが電荷を保持しているとき
は、データの読み込み等の書込及び消去動作以外の記憶
素子としての回路動作もある。このとき、メモリセルに
データの書込及び消去が発生しない程度の電位差が発生
する。この電位差によっても、浮遊ゲート105内の電
荷が半導体基板100に漏れやすくなる。従って、デー
タ保持の観点からは、トンネル酸化膜は厚い方が望まし
い。このことから、トンネル酸化膜104は、これらデ
ータの書込及び消去の条件、データ保持特性及びメモリ
セルのトランジスタ動作特性等をふまえて、その膜厚が
決定されている。近時、トンネル酸化膜104の膜厚
は、一般的に10nm前後である。
【0007】しかしながら、近時、不揮発性半導体記憶
装置においては、動作電圧の低電圧化並びにデータの書
込及び消去の高速化等の要求が強くなっている。このた
め、トンネル酸化膜は、その膜厚がより一層薄いことが
要求され、且つデータ保持特性が良好で信頼性が高いこ
とが要求されている。このようなトンネル酸化膜を得る
ことが、大きな課題になっている。
装置においては、動作電圧の低電圧化並びにデータの書
込及び消去の高速化等の要求が強くなっている。このた
め、トンネル酸化膜は、その膜厚がより一層薄いことが
要求され、且つデータ保持特性が良好で信頼性が高いこ
とが要求されている。このようなトンネル酸化膜を得る
ことが、大きな課題になっている。
【0008】このような背景のもとで、特開平9−92
737号公報には、ドレイン電圧による誤消去を防止す
ることを目的として、ドレイン拡散層上部のトンネル酸
化膜を局部的に厚くした不揮発性メモリ装置が提案され
ている。この不揮発性メモリ装置では、ドレイン拡散層
上部をトンネル酸化膜の膜厚が厚い部分が覆っているの
で、非選択セルにおけるドレイン電圧による浮遊ゲート
電極からドレインへのトンネル電流を抑制することがで
き、誤った電子引き抜き、即ち、誤消去を防止すること
ができる。これは、この従来技術においては、消去時
に、浮遊ゲート電極からソース拡散層へトンネル電流を
流して電子引き抜きを行うため、トンネル酸化膜を厚く
設定することはできないが、書き込みはドレイン電流に
よるイオンインパクト化で発生したホットエレクトロン
注入により行うため、注入位置がドレイン拡散層近傍の
チャネル部であると共に、ホットエレクトロンの注入は
多少トンネル酸化膜が厚くても、注入効率が大幅に低下
することがないからであると前記公報に記載されてい
る。
737号公報には、ドレイン電圧による誤消去を防止す
ることを目的として、ドレイン拡散層上部のトンネル酸
化膜を局部的に厚くした不揮発性メモリ装置が提案され
ている。この不揮発性メモリ装置では、ドレイン拡散層
上部をトンネル酸化膜の膜厚が厚い部分が覆っているの
で、非選択セルにおけるドレイン電圧による浮遊ゲート
電極からドレインへのトンネル電流を抑制することがで
き、誤った電子引き抜き、即ち、誤消去を防止すること
ができる。これは、この従来技術においては、消去時
に、浮遊ゲート電極からソース拡散層へトンネル電流を
流して電子引き抜きを行うため、トンネル酸化膜を厚く
設定することはできないが、書き込みはドレイン電流に
よるイオンインパクト化で発生したホットエレクトロン
注入により行うため、注入位置がドレイン拡散層近傍の
チャネル部であると共に、ホットエレクトロンの注入は
多少トンネル酸化膜が厚くても、注入効率が大幅に低下
することがないからであると前記公報に記載されてい
る。
【0009】
【発明が解決しようとする課題】しかし、上述の特開平
9−92737号公報に記載された従来の不揮発性半導
体記憶装置は、電荷が浮遊ゲートからチャネル領域に漏
れてしまう虞がある。このため、この従来技術において
は、データの保持特性が低いという問題点がある。
9−92737号公報に記載された従来の不揮発性半導
体記憶装置は、電荷が浮遊ゲートからチャネル領域に漏
れてしまう虞がある。このため、この従来技術において
は、データの保持特性が低いという問題点がある。
【0010】本発明はかかる問題点に鑑みてなされたも
のであって、電荷の注入及び引き抜きの特性を損なうこ
となく、電荷保持特性の改善を図ることができる不揮発
性半導体記憶装置を提供することを目的とする。
のであって、電荷の注入及び引き抜きの特性を損なうこ
となく、電荷保持特性の改善を図ることができる不揮発
性半導体記憶装置を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、半導体基板と、前記半導体基板の表面
に相互に適長間隔をおいて形成された1対の拡散層領域
と、前記拡散層領域の間の前記半導体基板上に形成され
た第1の絶縁膜と、前記第1の絶縁膜上に形成された浮
遊ゲートと、前記浮遊ゲート上に形成された第2の絶縁
膜と、前記第2の絶縁膜上に形成された制御ゲートとを
有し、前記第1の絶縁膜はその少なくとも一方の端部が
前記拡散層領域の上に延出し、前記第1の絶縁膜はその
拡散層領域上の部分の膜厚よりも他の部分の膜厚の方が
厚いことを特徴とする。
導体記憶装置は、半導体基板と、前記半導体基板の表面
に相互に適長間隔をおいて形成された1対の拡散層領域
と、前記拡散層領域の間の前記半導体基板上に形成され
た第1の絶縁膜と、前記第1の絶縁膜上に形成された浮
遊ゲートと、前記浮遊ゲート上に形成された第2の絶縁
膜と、前記第2の絶縁膜上に形成された制御ゲートとを
有し、前記第1の絶縁膜はその少なくとも一方の端部が
前記拡散層領域の上に延出し、前記第1の絶縁膜はその
拡散層領域上の部分の膜厚よりも他の部分の膜厚の方が
厚いことを特徴とする。
【0012】本発明においては、拡散層領域から第1の
絶縁膜の端部の薄部を介して浮遊ゲートへの電荷の注入
及び引き抜きを行うので、データの書き込み及び消去の
速度は低下しない。一方、第1の絶縁膜の他の部分は膜
厚が厚いので、半導体基板と制御ゲートとの間に電位差
が生じた場合、浮遊ゲート内の電荷の漏れを著しく小さ
く抑えることができる。このため、浮遊ゲートの電荷の
保持特性が向上する。従って、データの書込及び消去に
影響を与えることなく、データの保持特性を向上させる
ことができる。
絶縁膜の端部の薄部を介して浮遊ゲートへの電荷の注入
及び引き抜きを行うので、データの書き込み及び消去の
速度は低下しない。一方、第1の絶縁膜の他の部分は膜
厚が厚いので、半導体基板と制御ゲートとの間に電位差
が生じた場合、浮遊ゲート内の電荷の漏れを著しく小さ
く抑えることができる。このため、浮遊ゲートの電荷の
保持特性が向上する。従って、データの書込及び消去に
影響を与えることなく、データの保持特性を向上させる
ことができる。
【0013】この場合に、前記第1の絶縁膜はその両端
部が前記拡散層領域上に延出し、前記第1の絶縁膜はそ
の両端部分の膜厚よりも中央部分の膜厚の方を厚くする
ように構成することができる。これにより、浮遊ゲート
への電荷の注入及び引き抜きを第1の絶縁膜の両端部を
介してすることができる。この場合は、前記第1の絶縁
膜の両端部の薄部の一方でデータを書き込み、他方でデ
ータを消去することができる。また、データの書き込
み、消去の位置を逆にすることもできる。
部が前記拡散層領域上に延出し、前記第1の絶縁膜はそ
の両端部分の膜厚よりも中央部分の膜厚の方を厚くする
ように構成することができる。これにより、浮遊ゲート
への電荷の注入及び引き抜きを第1の絶縁膜の両端部を
介してすることができる。この場合は、前記第1の絶縁
膜の両端部の薄部の一方でデータを書き込み、他方でデ
ータを消去することができる。また、データの書き込
み、消去の位置を逆にすることもできる。
【0014】また、前記第1の絶縁膜がその一方の端部
のみが前記拡散層領域上に延出している場合は、この一
方の端部の薄部でデータの書き込み及び消去をする。
のみが前記拡散層領域上に延出している場合は、この一
方の端部の薄部でデータの書き込み及び消去をする。
【0015】更に、前記第1の絶縁膜の前記少なくとも
一方の端部の薄部はそのゲート中心側の端部が前記拡散
層領域のゲート中心側の端部よりもゲート中心側に位置
することが好ましい。これにより、浮遊ゲートへの電荷
の注入及び引き抜きの速度が低下することを防止するこ
とができる。
一方の端部の薄部はそのゲート中心側の端部が前記拡散
層領域のゲート中心側の端部よりもゲート中心側に位置
することが好ましい。これにより、浮遊ゲートへの電荷
の注入及び引き抜きの速度が低下することを防止するこ
とができる。
【0016】更にまた、本発明においては、例えば、前
記第1の絶縁膜の厚部と薄部との間は膜厚が連続的に変
化している。
記第1の絶縁膜の厚部と薄部との間は膜厚が連続的に変
化している。
【0017】
【発明の実施の形態】以下、本発明の実施例に係る不揮
発性半導体記憶装置について添付の図面を参照して詳細
に説明する。図1は本発明の第1の実施例に係る不揮発
性半導体記憶装置を示す断面図、図2は本実施例の動作
を示す模式的断面図である。図3(a)乃至(c)は本
発明の第1の実施例に係る不揮発性半導体記憶装置の製
造方法を工程順を示す断面図、図4(a)及び(b)は
図3(a)乃至(c)の次の工程を工程順を示す断面図
である。
発性半導体記憶装置について添付の図面を参照して詳細
に説明する。図1は本発明の第1の実施例に係る不揮発
性半導体記憶装置を示す断面図、図2は本実施例の動作
を示す模式的断面図である。図3(a)乃至(c)は本
発明の第1の実施例に係る不揮発性半導体記憶装置の製
造方法を工程順を示す断面図、図4(a)及び(b)は
図3(a)乃至(c)の次の工程を工程順を示す断面図
である。
【0018】本実施例においては、半導体基板1表面に
素子分離領域2が形成されている。この素子分離領域2
で区画された領域にN+拡散層7(ソース領域又はドレ
イン領域に相当)が適長間隔をおいて夫々素子分離領域
2に隣接して形成されている。このN+拡散層7の間が
チャネル領域となる。チャネル領域上にトンネル酸化膜
3が形成されており、その両端部がN+拡散層7上に延
出している。このトンネル酸化膜3上に浮遊ゲート4、
ゲート間絶縁膜5及び制御ゲート6が順次積層されてい
る。トンネル酸化膜3、浮遊ゲート4、ゲート間絶縁膜
5及び制御ゲート6によりゲート部10が形成される。
素子分離領域2が形成されている。この素子分離領域2
で区画された領域にN+拡散層7(ソース領域又はドレ
イン領域に相当)が適長間隔をおいて夫々素子分離領域
2に隣接して形成されている。このN+拡散層7の間が
チャネル領域となる。チャネル領域上にトンネル酸化膜
3が形成されており、その両端部がN+拡散層7上に延
出している。このトンネル酸化膜3上に浮遊ゲート4、
ゲート間絶縁膜5及び制御ゲート6が順次積層されてい
る。トンネル酸化膜3、浮遊ゲート4、ゲート間絶縁膜
5及び制御ゲート6によりゲート部10が形成される。
【0019】トンネル酸化膜3は、中央部に膜厚が厚い
凸部3bが形成され、その両端部に膜厚が薄い薄部3a
が形成されている。チャネル領域上の凸部3bの膜厚が
N+拡散層7上に重なる端部の膜厚に比べて厚く形成さ
れている。即ち、半導体基板1の縦断面においてチャネ
ル領域を中心として凸状に形成されている。薄部3aの
膜厚は、例えば9nmであり、凸部3bの膜厚は、例え
ば15nm程度である。薄部3aと凸部3bとの間には
斜面が形成されている。
凸部3bが形成され、その両端部に膜厚が薄い薄部3a
が形成されている。チャネル領域上の凸部3bの膜厚が
N+拡散層7上に重なる端部の膜厚に比べて厚く形成さ
れている。即ち、半導体基板1の縦断面においてチャネ
ル領域を中心として凸状に形成されている。薄部3aの
膜厚は、例えば9nmであり、凸部3bの膜厚は、例え
ば15nm程度である。薄部3aと凸部3bとの間には
斜面が形成されている。
【0020】浮遊ゲート4及び制御ゲート6は、例えば
ポリシリコンからなり、その膜厚は例えば200nm程
度である。ゲート間絶縁膜5は、例えばシリコン酸化膜
からなり、その膜厚は、例えばシリコン酸化膜換算で2
0nm程度である。N+拡散層7は浮遊ゲート4直下
に、例えば半導体基板1の板厚方向に150nm程度拡
散して形成されている。N+拡散層7のゲート中心側の
端部とトンネル酸化膜3の薄部3aのゲート中心側の端
部とはほぼ一致している。即ち、このN+拡散層7と浮
遊ゲート4との重なる寸法はトンネル酸化膜3の薄部3
aの半導体基板1のチャネル長方向における長さとほぼ
一致している。なお、トンネル酸化膜3の薄部3aのゲ
ート中心側の端部はN+拡散層7のゲート中心側の端部
と一致するか又はこれよりもゲート中心側とすることが
好ましい。即ち、半導体基板1のチャネル長方向におけ
るトンネル酸化膜3の薄部3aの長さはN+拡散層7と
浮遊ゲート4とが重なる寸法か又はこれよりも長くする
ことが好ましい。これにより、データの書き込み速度及
びデータの消去速度を高速に維持できる。
ポリシリコンからなり、その膜厚は例えば200nm程
度である。ゲート間絶縁膜5は、例えばシリコン酸化膜
からなり、その膜厚は、例えばシリコン酸化膜換算で2
0nm程度である。N+拡散層7は浮遊ゲート4直下
に、例えば半導体基板1の板厚方向に150nm程度拡
散して形成されている。N+拡散層7のゲート中心側の
端部とトンネル酸化膜3の薄部3aのゲート中心側の端
部とはほぼ一致している。即ち、このN+拡散層7と浮
遊ゲート4との重なる寸法はトンネル酸化膜3の薄部3
aの半導体基板1のチャネル長方向における長さとほぼ
一致している。なお、トンネル酸化膜3の薄部3aのゲ
ート中心側の端部はN+拡散層7のゲート中心側の端部
と一致するか又はこれよりもゲート中心側とすることが
好ましい。即ち、半導体基板1のチャネル長方向におけ
るトンネル酸化膜3の薄部3aの長さはN+拡散層7と
浮遊ゲート4とが重なる寸法か又はこれよりも長くする
ことが好ましい。これにより、データの書き込み速度及
びデータの消去速度を高速に維持できる。
【0021】本実施例においては、浮遊ゲート4への電
荷の注入及び引き抜きを半導体基板1の全面ではなく、
ドレイン領域又はソース領域に相当するN+拡散層7か
ら行うことを前提としている。即ち、図2に示すよう
に、N+拡散層7からトンネル酸化膜3の薄部3aを介
して浮遊ゲート4への電荷の注入及び引き抜きを行う。
従って、このトンネル酸化膜3の薄部3aはデータの書
込及び消去に応じた厚さでよい。このため、データの書
き込み及び消去速度は従来の不揮発性半導体記憶装置と
比較しても低下しない。しかし、それ以外の電荷の注入
及び引き抜きに寄与しない部分においては、トンネル酸
化膜3の膜厚を厚くしているので、P型ウェル領域2と
制御ゲート6との間に電位差が生じた場合、浮遊ゲート
4内の電荷の漏れを著しく小さく抑えることができる。
このため、浮遊ゲート4の電荷の保持特性が向上する。
従って、データの書込及び消去速度に影響を与えること
なく、データの保持特性を向上させることができる。ト
ンネル酸化膜3の膜厚が、浮遊ゲート4直下で同一であ
る場合に比べて、トンネル酸化膜3の凸部3bの割合が
ゲート面積の半分であるときには、電荷の漏れる量もほ
ぼ半分となり、データ保持時間は2倍になる。
荷の注入及び引き抜きを半導体基板1の全面ではなく、
ドレイン領域又はソース領域に相当するN+拡散層7か
ら行うことを前提としている。即ち、図2に示すよう
に、N+拡散層7からトンネル酸化膜3の薄部3aを介
して浮遊ゲート4への電荷の注入及び引き抜きを行う。
従って、このトンネル酸化膜3の薄部3aはデータの書
込及び消去に応じた厚さでよい。このため、データの書
き込み及び消去速度は従来の不揮発性半導体記憶装置と
比較しても低下しない。しかし、それ以外の電荷の注入
及び引き抜きに寄与しない部分においては、トンネル酸
化膜3の膜厚を厚くしているので、P型ウェル領域2と
制御ゲート6との間に電位差が生じた場合、浮遊ゲート
4内の電荷の漏れを著しく小さく抑えることができる。
このため、浮遊ゲート4の電荷の保持特性が向上する。
従って、データの書込及び消去速度に影響を与えること
なく、データの保持特性を向上させることができる。ト
ンネル酸化膜3の膜厚が、浮遊ゲート4直下で同一であ
る場合に比べて、トンネル酸化膜3の凸部3bの割合が
ゲート面積の半分であるときには、電荷の漏れる量もほ
ぼ半分となり、データ保持時間は2倍になる。
【0022】次に、本実施例の製造方法を工程順に図3
(a)乃至(c)、図4(a)及び(b)並びに図1を
参照して説明する。
(a)乃至(c)、図4(a)及び(b)並びに図1を
参照して説明する。
【0023】先ず、例えばシリコンからなる半導体基板
1の表面に素子分離領域2を形成する。素子分離領域2
は、例えばシリコン酸化膜である。この素子分離領域2
により区画された領域内にP型ウェル領域1aを形成す
る。区画された領域の表面に、例えば熱酸化法によりシ
リコン酸化膜9を形成する。シリコン酸化膜9の膜厚
は、例えば20nmである。なお、素子分離領域2、P
型ウェル領域1a及びシリコン酸化膜9の形成方法は一
般的なトランジスタと同じである。
1の表面に素子分離領域2を形成する。素子分離領域2
は、例えばシリコン酸化膜である。この素子分離領域2
により区画された領域内にP型ウェル領域1aを形成す
る。区画された領域の表面に、例えば熱酸化法によりシ
リコン酸化膜9を形成する。シリコン酸化膜9の膜厚
は、例えば20nmである。なお、素子分離領域2、P
型ウェル領域1a及びシリコン酸化膜9の形成方法は一
般的なトランジスタと同じである。
【0024】次に、図3(b)に示すように、半導体基
板1上にレジスト膜8を形成し、浮遊ゲートの半導体基
板1のチャネル長方向における幅寸法よりも、例えば片
側15nm程度細めにレジスト膜8をパターニングし、
これをマスクにして、不純物として、例えば窒素を加速
電圧が20keVで5×1014cm-2程度のイオン注入
をする。このとき、イオン注入のスルー酸化膜として、
前工程で残しておいたシリコン酸化膜9を使用し、この
シリコン酸化膜9を介して、レジスト膜8によりマスク
されていない半導体基板1(シリコン素子)領域に窒素
を注入する。これにより、窒素が注入された部分と窒素
が注入されていない部分とで、シリコンの酸化速度を変
えることが可能となる。
板1上にレジスト膜8を形成し、浮遊ゲートの半導体基
板1のチャネル長方向における幅寸法よりも、例えば片
側15nm程度細めにレジスト膜8をパターニングし、
これをマスクにして、不純物として、例えば窒素を加速
電圧が20keVで5×1014cm-2程度のイオン注入
をする。このとき、イオン注入のスルー酸化膜として、
前工程で残しておいたシリコン酸化膜9を使用し、この
シリコン酸化膜9を介して、レジスト膜8によりマスク
されていない半導体基板1(シリコン素子)領域に窒素
を注入する。これにより、窒素が注入された部分と窒素
が注入されていない部分とで、シリコンの酸化速度を変
えることが可能となる。
【0025】次に、図3(c)に示すように、シリコン
酸化膜を除去した後、例えば熱酸化法により、トンネル
酸化膜3を形成する。トンネル酸化膜3は窒素が注入さ
れている領域と、窒素が注入されていない領域とで成長
速度が異なり、窒素が注入された領域では酸化膜の成長
速度が遅く、窒素が注入されていない領域では酸化膜の
成長速度が速い。このため、トンネル酸化膜3は区画領
域の中央部の膜厚が厚い凸字形状に成長する。中央部の
凸部3bを、例えば約15nmの膜厚まで成長させた場
合、その両端部の薄部3aでは、その膜厚が約9nm程
度に成長する。注入した窒素はトンネル酸化膜3中に取
り込まれるが、リーク電流特性に殆ど差がないことが知
られている。
酸化膜を除去した後、例えば熱酸化法により、トンネル
酸化膜3を形成する。トンネル酸化膜3は窒素が注入さ
れている領域と、窒素が注入されていない領域とで成長
速度が異なり、窒素が注入された領域では酸化膜の成長
速度が遅く、窒素が注入されていない領域では酸化膜の
成長速度が速い。このため、トンネル酸化膜3は区画領
域の中央部の膜厚が厚い凸字形状に成長する。中央部の
凸部3bを、例えば約15nmの膜厚まで成長させた場
合、その両端部の薄部3aでは、その膜厚が約9nm程
度に成長する。注入した窒素はトンネル酸化膜3中に取
り込まれるが、リーク電流特性に殆ど差がないことが知
られている。
【0026】次に、図4(a)に示すように、半導体基
板1上にトンネル酸化膜3を覆うように浮遊ゲートとな
る第1の導電膜40を形成する。第1の導電膜40は、
例えばポリシリコンからなり、その膜厚は、例えば20
0nmである。そして、第1の導電膜40上にゲート間
絶縁膜となる絶縁膜50を形成する。絶縁膜50は、例
えばシリコン酸化膜である。更に、この絶縁膜50上に
制御ゲートとなる第2の導電膜60を形成する。第2の
導電膜60は、例えばポリシリコンからなり、その膜厚
は、例えば200nmである。
板1上にトンネル酸化膜3を覆うように浮遊ゲートとな
る第1の導電膜40を形成する。第1の導電膜40は、
例えばポリシリコンからなり、その膜厚は、例えば20
0nmである。そして、第1の導電膜40上にゲート間
絶縁膜となる絶縁膜50を形成する。絶縁膜50は、例
えばシリコン酸化膜である。更に、この絶縁膜50上に
制御ゲートとなる第2の導電膜60を形成する。第2の
導電膜60は、例えばポリシリコンからなり、その膜厚
は、例えば200nmである。
【0027】なお、本発明においては、浮遊ゲート4の
形状はメモリセルの方式で異なる場合があり、この場合
には、浮遊ゲート4と制御ゲート6とは図4(a)に示
すような断面図では、両方のゲートが同時にパターニン
グされるように見えているが形状は異なる。しかし、図
4(a)では浮遊ゲート4と制御ゲート6との形状の違
いは省略してある。このようなときに、ゲート毎にエッ
チングするときには、使用するマスクパターンが異な
る。このため、浮遊ゲート4を所望の形状にパターニン
グした後、浮遊ゲート4上にゲート間絶縁膜5を成膜
し、このゲート間絶縁膜5の上に制御ゲート6を成膜す
る。
形状はメモリセルの方式で異なる場合があり、この場合
には、浮遊ゲート4と制御ゲート6とは図4(a)に示
すような断面図では、両方のゲートが同時にパターニン
グされるように見えているが形状は異なる。しかし、図
4(a)では浮遊ゲート4と制御ゲート6との形状の違
いは省略してある。このようなときに、ゲート毎にエッ
チングするときには、使用するマスクパターンが異な
る。このため、浮遊ゲート4を所望の形状にパターニン
グした後、浮遊ゲート4上にゲート間絶縁膜5を成膜
し、このゲート間絶縁膜5の上に制御ゲート6を成膜す
る。
【0028】なお、浮遊ゲート及び制御ゲートは夫々導
電膜を成膜した後に、例えばイオン注入等により適宜ド
ーピングし、不純物が注入される。
電膜を成膜した後に、例えばイオン注入等により適宜ド
ーピングし、不純物が注入される。
【0029】次に、図4(b)に示すように、第2の導
電膜上にレジスト膜(図示せず)を形成し、このレジス
ト膜をパターニングし、これをマスクにして第2の導電
膜、絶縁膜、第1の導電膜及びトンネル絶縁膜を順次ド
ライエッチングする。この工程により、区画領域内に半
導体基板1表面側からトンネル酸化膜3、浮遊ゲート
4、ゲート間絶縁膜5及び制御ゲート6が同一形状に積
層されてなるゲート部10が形成される。この工程にお
いては、エッチングは同じエッチング装置内で連続して
も行ってもよい。また、第1及び第2の導電膜のエッチ
ングと絶縁膜のエッチングとで、エッチング装置を変え
ることもできる。なお、浮遊ゲート4と部分的に膜厚が
異なるトンネル酸化膜3は自己整合的にパターンが合う
のではなく、浮遊ゲート4のパターン形成時に、パター
ン変換差によるズレが生じる。しかし、現在、一般的に
使用されている光リソグラフィ露光装置では、パターン
を、例えば50nm以下のズレ量で合わせることが可能
なので、位置合わせに関しては、実用上問題が生じな
い。
電膜上にレジスト膜(図示せず)を形成し、このレジス
ト膜をパターニングし、これをマスクにして第2の導電
膜、絶縁膜、第1の導電膜及びトンネル絶縁膜を順次ド
ライエッチングする。この工程により、区画領域内に半
導体基板1表面側からトンネル酸化膜3、浮遊ゲート
4、ゲート間絶縁膜5及び制御ゲート6が同一形状に積
層されてなるゲート部10が形成される。この工程にお
いては、エッチングは同じエッチング装置内で連続して
も行ってもよい。また、第1及び第2の導電膜のエッチ
ングと絶縁膜のエッチングとで、エッチング装置を変え
ることもできる。なお、浮遊ゲート4と部分的に膜厚が
異なるトンネル酸化膜3は自己整合的にパターンが合う
のではなく、浮遊ゲート4のパターン形成時に、パター
ン変換差によるズレが生じる。しかし、現在、一般的に
使用されている光リソグラフィ露光装置では、パターン
を、例えば50nm以下のズレ量で合わせることが可能
なので、位置合わせに関しては、実用上問題が生じな
い。
【0030】次に、素子分離領域2とゲート10部との
間の半導体基板1表面に、不純物として、例えばリン又
はヒ素をイオン注入して、例えば熱拡散法により不純物
を半導体基板1の水平方向に拡散させる。この工程によ
り、トンネル酸化膜3の薄部3aの直下までN+拡散層
7が形成される。その後の工程は、一般的なMOSトラ
ンジスタの製造工程と同じである。これにより、図1に
示すような不揮発性半導体記憶装置が形成される。
間の半導体基板1表面に、不純物として、例えばリン又
はヒ素をイオン注入して、例えば熱拡散法により不純物
を半導体基板1の水平方向に拡散させる。この工程によ
り、トンネル酸化膜3の薄部3aの直下までN+拡散層
7が形成される。その後の工程は、一般的なMOSトラ
ンジスタの製造工程と同じである。これにより、図1に
示すような不揮発性半導体記憶装置が形成される。
【0031】本実施例においては、不純物をイオン注入
した後、熱拡散法により不純物を拡散しているので、ト
ンネル酸化膜3とN+拡散層7との界面が乱れることが
ない。
した後、熱拡散法により不純物を拡散しているので、ト
ンネル酸化膜3とN+拡散層7との界面が乱れることが
ない。
【0032】次に、本発明の第2の実施例について、添
付の図面を参照して詳細に説明する。図5は本発明の第
2の本実施例の不揮発性半導体記憶装置を示す断面図、
図6(a)乃至(c)は本実施例の不揮発性半導体記憶
装置の製造方法を工程順を示す断面図、図7(a)及び
(b)は図6(a)乃至(c)の次の工程を工程順を示
す断面図、図8(a)及び(b)は図7(a)及び
(b)の次の工程を工程順を示す断面図である。なお、
図1乃至図4に示す第1の実施例と同一構成物には同一
符号を付してその詳細な説明は省略する。
付の図面を参照して詳細に説明する。図5は本発明の第
2の本実施例の不揮発性半導体記憶装置を示す断面図、
図6(a)乃至(c)は本実施例の不揮発性半導体記憶
装置の製造方法を工程順を示す断面図、図7(a)及び
(b)は図6(a)乃至(c)の次の工程を工程順を示
す断面図、図8(a)及び(b)は図7(a)及び
(b)の次の工程を工程順を示す断面図である。なお、
図1乃至図4に示す第1の実施例と同一構成物には同一
符号を付してその詳細な説明は省略する。
【0033】本実施例においては、第1の実施例と比較
して、N+拡散層7a、7bの大きさが異なり、N+拡散
層7a、7bの大きさは左右非対称である。N+拡散層
7aの小さい方では、N+拡散層7a上にトンネル酸化
膜3が形成されていない。一方、N+拡散層7bの大き
い方では、N+拡散層7b上にトンネル酸化膜30の一
端に形成された薄部30aが重なっている。N+拡散層
7bに重なっていない部分の膜厚が薄部30aの膜厚に
比して厚くなっている点が異なり、それ以外の構成は第
1の実施例と同一である。また、薄部30aのゲート中
心側の端部はN+拡散層7aのゲート中心側の端部と一
致している。
して、N+拡散層7a、7bの大きさが異なり、N+拡散
層7a、7bの大きさは左右非対称である。N+拡散層
7aの小さい方では、N+拡散層7a上にトンネル酸化
膜3が形成されていない。一方、N+拡散層7bの大き
い方では、N+拡散層7b上にトンネル酸化膜30の一
端に形成された薄部30aが重なっている。N+拡散層
7bに重なっていない部分の膜厚が薄部30aの膜厚に
比して厚くなっている点が異なり、それ以外の構成は第
1の実施例と同一である。また、薄部30aのゲート中
心側の端部はN+拡散層7aのゲート中心側の端部と一
致している。
【0034】本実施例においては、浮遊ゲート4への電
荷の注入及び引き抜きは拡散層領域の大きさが大きいN
+拡散層7b側でトンネル酸化膜30の薄部30aを介
してなされる。このため、データの書き込み及び消去速
度は従来のものに比べて低下することがない。また、第
1の実施例に比べて、データの保持特性を向上させない
無駄なゲートの面積をなくすことができる。即ち、ゲー
ト面積に占めるトンネル酸化膜30の薄部30aの面積
比率を小さくすることができるので、凸部30bの面積
が多くなり、より一層データの保持特性の向上を図るこ
とができる。
荷の注入及び引き抜きは拡散層領域の大きさが大きいN
+拡散層7b側でトンネル酸化膜30の薄部30aを介
してなされる。このため、データの書き込み及び消去速
度は従来のものに比べて低下することがない。また、第
1の実施例に比べて、データの保持特性を向上させない
無駄なゲートの面積をなくすことができる。即ち、ゲー
ト面積に占めるトンネル酸化膜30の薄部30aの面積
比率を小さくすることができるので、凸部30bの面積
が多くなり、より一層データの保持特性の向上を図るこ
とができる。
【0035】更にまた、電荷の注入及び引き抜きに関与
しないN+拡散層7aはその大きさを小さくすることが
できる。このため、集積度を上げることができる。ま
た、薄部30aと凸部30bとの間は連続的に変化し斜
面が形成されている。なお、薄部30aのゲート中心側
の端部はN+拡散層7aのゲート中心側の端部よりもゲ
ート中心側とすることが好ましい。これにより、N+拡
散層7b上でトンネル酸化膜30の膜厚は薄くなり、デ
ータの書き込み及び消去速度を高速に維持できる。
しないN+拡散層7aはその大きさを小さくすることが
できる。このため、集積度を上げることができる。ま
た、薄部30aと凸部30bとの間は連続的に変化し斜
面が形成されている。なお、薄部30aのゲート中心側
の端部はN+拡散層7aのゲート中心側の端部よりもゲ
ート中心側とすることが好ましい。これにより、N+拡
散層7b上でトンネル酸化膜30の膜厚は薄くなり、デ
ータの書き込み及び消去速度を高速に維持できる。
【0036】次に、本実施例の不揮発性半導体記憶装置
の製造方法について、図6(a)乃至(c)、図7
(a)及び(b)、図8(a)及び(b)並びに図5を
参照して説明する。
の製造方法について、図6(a)乃至(c)、図7
(a)及び(b)、図8(a)及び(b)並びに図5を
参照して説明する。
【0037】本実施例の製造方法においては、第1の実
施例と比較して、図6(a)に示す工程が同一工程であ
るので、その詳細な説明は省略し、図6(b)に示す工
程から説明する。先ず、半導体基板1上にレジスト膜8
0を形成し、浮遊ゲート4の半導体基板1のチャネル長
方向における幅寸法より片側だけ、例えば15nm程度
細めにレジスト膜80をパターニングし、これをマスク
にして不純物として、例えば窒素を20keVの加速電
圧で5×1014cm-2程度のイオン注入をする。この工
程により、浮遊ゲートの片側端部となる領域に窒素が注
入され、酸化膜の成長速度が変えられる。
施例と比較して、図6(a)に示す工程が同一工程であ
るので、その詳細な説明は省略し、図6(b)に示す工
程から説明する。先ず、半導体基板1上にレジスト膜8
0を形成し、浮遊ゲート4の半導体基板1のチャネル長
方向における幅寸法より片側だけ、例えば15nm程度
細めにレジスト膜80をパターニングし、これをマスク
にして不純物として、例えば窒素を20keVの加速電
圧で5×1014cm-2程度のイオン注入をする。この工
程により、浮遊ゲートの片側端部となる領域に窒素が注
入され、酸化膜の成長速度が変えられる。
【0038】次に、図6(c)に示すように、シリコン
酸化膜を除去した後、例えば熱酸化法によりトンネル酸
化膜30を形成する。このトンネル酸化膜30は、窒素
が注入されていない領域が他の部分の膜厚と比して膜厚
が厚い。前工程において、窒素が注入されていない部
分、即ち、トンネル酸化膜30の凸部30bを、例えば
膜厚を約15nmまで成長させると、窒素を注入した部
分、即ち、トンネル酸化膜30の薄部30aは膜厚が約
9nm程度に成長する。
酸化膜を除去した後、例えば熱酸化法によりトンネル酸
化膜30を形成する。このトンネル酸化膜30は、窒素
が注入されていない領域が他の部分の膜厚と比して膜厚
が厚い。前工程において、窒素が注入されていない部
分、即ち、トンネル酸化膜30の凸部30bを、例えば
膜厚を約15nmまで成長させると、窒素を注入した部
分、即ち、トンネル酸化膜30の薄部30aは膜厚が約
9nm程度に成長する。
【0039】次に、図7(a)に示すように、半導体基
板1上にトンネル酸化膜30を覆うように浮遊ゲートと
なる第1の導電膜40を形成する。第1の導電膜40
は、例えばポリシリコンからなり、その膜厚は、例えば
200nmである。そして、第1の導電膜40上にゲー
ト間絶縁膜となる絶縁膜50を形成する。絶縁膜50
は、例えばシリコン酸化膜である。更に、この絶縁膜5
0上に制御ゲートとなる第2の導電膜60を形成する。
第2の導電膜60は、例えばポリシリコンからなり、そ
の膜厚は、例えば200nmである。なお、浮遊ゲート
及び制御ゲートは夫々導電膜の成膜後に、例えばイオン
注入等により適宜ドーピングし、不純物が注入される。
板1上にトンネル酸化膜30を覆うように浮遊ゲートと
なる第1の導電膜40を形成する。第1の導電膜40
は、例えばポリシリコンからなり、その膜厚は、例えば
200nmである。そして、第1の導電膜40上にゲー
ト間絶縁膜となる絶縁膜50を形成する。絶縁膜50
は、例えばシリコン酸化膜である。更に、この絶縁膜5
0上に制御ゲートとなる第2の導電膜60を形成する。
第2の導電膜60は、例えばポリシリコンからなり、そ
の膜厚は、例えば200nmである。なお、浮遊ゲート
及び制御ゲートは夫々導電膜の成膜後に、例えばイオン
注入等により適宜ドーピングし、不純物が注入される。
【0040】次に、図7(b)に示すように、第2の導
電膜上にレジスト膜(図示せず)を形成し、このレジス
ト膜をパターニングし、これをマスクにして第2の導電
膜、絶縁膜、第1の導電膜及びトンネル絶縁膜を順次ド
ライエッチングする。この工程により、ゲート部10が
形成される。
電膜上にレジスト膜(図示せず)を形成し、このレジス
ト膜をパターニングし、これをマスクにして第2の導電
膜、絶縁膜、第1の導電膜及びトンネル絶縁膜を順次ド
ライエッチングする。この工程により、ゲート部10が
形成される。
【0041】次に、図8(a)に示すように、ゲート部
10を覆うようにしてレジスト膜81を半導体基板1上
に形成し、トンネル酸化膜30の凸部30b側の片側半
分がレジスト膜81で覆われるようにパターニングし、
このレジスト膜81をマスクにして、トンネル酸化膜3
0の薄部30a側の露出した半導体基板1表面に、不純
物として、例えばリン又はヒ素等をイオン注入し、例え
ば熱拡散法により不純物を半導体基板1の水平方向に拡
散させる。この工程により、トンネル酸化膜30の薄部
30aの直下までN+拡散層7が形成される。
10を覆うようにしてレジスト膜81を半導体基板1上
に形成し、トンネル酸化膜30の凸部30b側の片側半
分がレジスト膜81で覆われるようにパターニングし、
このレジスト膜81をマスクにして、トンネル酸化膜3
0の薄部30a側の露出した半導体基板1表面に、不純
物として、例えばリン又はヒ素等をイオン注入し、例え
ば熱拡散法により不純物を半導体基板1の水平方向に拡
散させる。この工程により、トンネル酸化膜30の薄部
30aの直下までN+拡散層7が形成される。
【0042】次に、図8(b)に示すように、ゲート部
10を覆うようにしてレジスト膜82を半導体基板1上
に形成し、N+拡散層7a側の片側半分がレジスト膜8
2で覆われるようにパターニングし、このレジスト膜8
2をマスクにして、トンネル酸化膜30の凸部30b側
の露出した半導体基板1表面に、不純物として、例えば
リン又はヒ素等をイオン注入してN+拡散層7bを形成
する。この場合、本実施例においては、電荷の注入及び
引き抜きはN+拡散層7bではなされないため、N+拡散
層7bはトンネル酸化膜30の直下まで形成する必要が
ない。このため、N+拡散層7bは半導体基板1水平方
向に拡散させる必要がない。このようにして、図5に示
すように、N+拡散層7a、7bが左右非対称に形成さ
れる。
10を覆うようにしてレジスト膜82を半導体基板1上
に形成し、N+拡散層7a側の片側半分がレジスト膜8
2で覆われるようにパターニングし、このレジスト膜8
2をマスクにして、トンネル酸化膜30の凸部30b側
の露出した半導体基板1表面に、不純物として、例えば
リン又はヒ素等をイオン注入してN+拡散層7bを形成
する。この場合、本実施例においては、電荷の注入及び
引き抜きはN+拡散層7bではなされないため、N+拡散
層7bはトンネル酸化膜30の直下まで形成する必要が
ない。このため、N+拡散層7bは半導体基板1水平方
向に拡散させる必要がない。このようにして、図5に示
すように、N+拡散層7a、7bが左右非対称に形成さ
れる。
【0043】本実施例においては、トンネル酸化膜30
を形成した後、N+拡散層7a、7bを形成しているの
で、トンネル酸化膜30とN+拡散層7a、7bとの界
面が乱れることがない。また、N+拡散層7bを形成す
る場合、不純物の拡散が不要になるので、工程数を減ら
すことができる。
を形成した後、N+拡散層7a、7bを形成しているの
で、トンネル酸化膜30とN+拡散層7a、7bとの界
面が乱れることがない。また、N+拡散層7bを形成す
る場合、不純物の拡散が不要になるので、工程数を減ら
すことができる。
【0044】
【発明の効果】以上詳述したように本発明によれば、拡
散層領域から第1の絶縁膜の端部の薄部を介して浮遊ゲ
ートへの電荷の注入及び引き抜きを行うので、データの
書き込み及び消去の速度は低下しない。一方、第1の絶
縁膜の他の部分は膜厚が厚いので、半導体基板と制御ゲ
ートとの間に電位差が生じた場合、浮遊ゲート内の電荷
の漏れを著しく小さく抑えることができる。このため、
浮遊ゲートの電荷の保持特性が向上する。従って、デー
タの書込及び消去に影響を与えることなく、データの保
持特性を向上させることができる。
散層領域から第1の絶縁膜の端部の薄部を介して浮遊ゲ
ートへの電荷の注入及び引き抜きを行うので、データの
書き込み及び消去の速度は低下しない。一方、第1の絶
縁膜の他の部分は膜厚が厚いので、半導体基板と制御ゲ
ートとの間に電位差が生じた場合、浮遊ゲート内の電荷
の漏れを著しく小さく抑えることができる。このため、
浮遊ゲートの電荷の保持特性が向上する。従って、デー
タの書込及び消去に影響を与えることなく、データの保
持特性を向上させることができる。
【図1】本発明の第1の実施例に係る不揮発性半導体記
憶装置を示す断面図である。
憶装置を示す断面図である。
【図2】本実施例の動作を示す模式的断面図である。
【図3】(a)乃至(c)は本発明の第1の実施例に係
る不揮発性半導体記憶装置の製造方法を工程順を示す断
面図である。
る不揮発性半導体記憶装置の製造方法を工程順を示す断
面図である。
【図4】(a)及び(b)は図3(a)乃至(c)の次
の工程を工程順を示す断面図である。
の工程を工程順を示す断面図である。
【図5】本発明の第2の本実施例の不揮発性半導体記憶
装置を示す断面図である。
装置を示す断面図である。
【図6】(a)乃至(c)は本実施例の不揮発性半導体
記憶装置の製造方法を工程順を示す断面図である。
記憶装置の製造方法を工程順を示す断面図である。
【図7】(a)及び(b)は図6(a)乃至(c)の次
の工程を工程順を示す断面図である。
の工程を工程順を示す断面図である。
【図8】(a)及び(b)は図7(a)及び(b)の次
の工程を工程順を示す断面図である。
の工程を工程順を示す断面図である。
【図9】従来の不揮発性半導体記憶装置を示す断面図で
ある。
ある。
1、100;半導体基板 1a、100a;P型ウェル領域 2、101;素子分離領域 3、30、104;トンネル酸化膜 3a、30a;薄部 3b、30b;凸部 4、105;浮遊ゲート 5、106;ゲート間絶縁膜 6、107;制御ゲート 7、7a、7b;N+拡散層 8、80、81、82;レジスト膜 9;シリコン酸化膜 10;ゲート部 40;第1の導電膜 50;絶縁膜 60;第2の導電膜 102;ソース領域 103;ドレイン領域
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F001 AA09 AA25 AA61 AB08 AC02 AD52 AE02 AE08 AF06 AG02 AG12 5F083 EP02 EP23 EP43 EP45 ER03 ER05 ER06 ER13 ER15 ER16 ER22 GA11 PR12 PR36 5F101 BA07 BA24 BA34 BB05 BC02 BD33 BE05 BE07 BF02 BH03 BH09
Claims (6)
- 【請求項1】 半導体基板と、前記半導体基板の表面に
相互に適長間隔をおいて形成された1対の拡散層領域
と、前記拡散層領域の間の前記半導体基板上に形成され
た第1の絶縁膜と、前記第1の絶縁膜上に形成された浮
遊ゲートと、前記浮遊ゲート上に形成された第2の絶縁
膜と、前記第2の絶縁膜上に形成された制御ゲートとを
有し、前記第1の絶縁膜はその少なくとも一方の端部が
前記拡散層領域の上に延出し、前記第1の絶縁膜はその
拡散層領域上の部分の膜厚よりも他の部分の膜厚の方が
厚いことを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 前記第1の絶縁膜はその両端部が前記拡
散層領域上に延出しており、前記第1の絶縁膜はその両
端部分の膜厚よりも中央部分の膜厚の方が厚いことを特
徴とする請求項1に記載の不揮発性半導体記憶装置。 - 【請求項3】 前記第1の絶縁膜の前記少なくとも一方
の端部の薄部はそのゲート中心側の端部が前記拡散層領
域のゲート中心側の端部よりもゲート中心側に位置する
ことを特徴とする請求項1又は2に記載の不揮発性半導
体記憶装置。 - 【請求項4】 前記第1の絶縁膜の厚部と薄部との間は
膜厚が連続的に変化していることを特徴とする請求項1
乃至3のいずれか1項に記載の不揮発性半導体記憶装
置。 - 【請求項5】 前記第1の絶縁膜の両端部の薄部の一方
でデータを書き込み、他方でデータを消去することを特
徴とする請求項2に記載の不揮発性半導体記憶装置。 - 【請求項6】 前記第1の絶縁膜はその一方の端部のみ
が前記拡散層領域上に延出しており、この一方の端部の
薄部でデータの書き込み及び消去をすることを特徴とす
る請求項1に記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33072399A JP2001148430A (ja) | 1999-11-19 | 1999-11-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33072399A JP2001148430A (ja) | 1999-11-19 | 1999-11-19 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001148430A true JP2001148430A (ja) | 2001-05-29 |
Family
ID=18235854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33072399A Pending JP2001148430A (ja) | 1999-11-19 | 1999-11-19 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001148430A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100456702B1 (ko) * | 2002-12-05 | 2004-11-10 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 셀들 및 그 형성방법 |
JP2005142525A (ja) * | 2003-11-03 | 2005-06-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
KR100614163B1 (ko) | 2003-05-27 | 2006-08-25 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
US7309893B2 (en) | 2004-06-14 | 2007-12-18 | Spansion Llc | Semiconductor device and method of fabricating the same |
CN100362662C (zh) * | 2001-05-31 | 2008-01-16 | 株式会社半导体能源研究所 | 半导体器件及电子装置 |
FR2926673A1 (fr) * | 2008-01-21 | 2009-07-24 | St Microelectronics Rousset | Procede de fabrication d'une cellule memoire eeprom |
-
1999
- 1999-11-19 JP JP33072399A patent/JP2001148430A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100362662C (zh) * | 2001-05-31 | 2008-01-16 | 株式会社半导体能源研究所 | 半导体器件及电子装置 |
KR100456702B1 (ko) * | 2002-12-05 | 2004-11-10 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 셀들 및 그 형성방법 |
KR100614163B1 (ko) | 2003-05-27 | 2006-08-25 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
JP2005142525A (ja) * | 2003-11-03 | 2005-06-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
JP4707972B2 (ja) * | 2003-11-03 | 2011-06-22 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
US7309893B2 (en) | 2004-06-14 | 2007-12-18 | Spansion Llc | Semiconductor device and method of fabricating the same |
US7387936B2 (en) | 2004-06-14 | 2008-06-17 | Spansion Llc | Semiconductor device and method of fabricating the same |
FR2926673A1 (fr) * | 2008-01-21 | 2009-07-24 | St Microelectronics Rousset | Procede de fabrication d'une cellule memoire eeprom |
US7767532B2 (en) | 2008-01-21 | 2010-08-03 | Stmicroelectronics (Rousset) Sas | Method for manufacturing an EEPROM cell |
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